栅极驱动电路的制作方法

专利名称：栅极驱动电路的制作方法
技术领域：
本发明涉及一种栅极驱动电路，且特别涉及一种用于液晶显示器的栅极驱动电路。
背景技术：
液晶显示器通常包括阵列基板，其主要由m条数据线(D1-Dm)与η条数据线(G1-Gn) 所划分的像素阵列构成，其中m条数据线由多个数据驱动芯片驱动，η条栅极线由多个栅极 驱动芯片驱动，另外，时序控制器控制栅极驱动芯片与数据驱动芯片。为了分辨率的需求，像素阵列的像素、栅极线、数据线、数据驱动芯片、栅极驱动芯 片的数目必须提高，造成液晶显示器的制造成本过高。为了降低成本，一种集成栅极驱动器 (integrated gate driver ；I⑶)取代了栅极驱动芯片，这种集成栅极驱动器将栅极驱动的 电路整合于阵列基板上，亦即其与像素阵列同时被制作于阵列基板上，可省下栅极驱动芯 片的零件成本。集成栅极驱动器的设计通常是包括多个级数(stage)的驱动单元，每一级驱动单 元驱动一列像素的开关元件，而每个驱动单元，通过电路布局设计，使得第η级的输入信号 等于第η-1级的输出信号、第η级的输出信号等于第η+1级的输入信号，以类似移位寄存器 (shift register)的概念使得控制栅极线的输出信号数量大幅减少。随着分辨率需求提高，一种预充式(pre-charged)集成栅极驱动电路被提出，这 种预充式集成栅极驱动电路与现有的集成栅极驱动电路的不同之处在于，每一级驱动单元 的输出信号，其高准位脉冲维持较长时间，使得该级驱动单元所驱动的该列像素的开关元 件有较长的开启时间，以确保该列像素的充电时间充裕。一种现有的预充式集成栅极驱动电路如图1A、图IB所示，其中图IA为预充式集成 栅极驱动电路的方块图，图IB为图IA的时序图。如图所示，预充式集成栅极驱动电路被划 分为两个群组，一奇数群组包括奇数级的驱动单元，一偶数群组包括偶数级的驱动单元。每 个群组必须利用两个时钟信号，奇数群组利用时钟信号CKl与CKBl，偶数群组利用时钟信 号CK2与CKB2，以进行电路驱动。每一级驱动单元的输出信号通过栅极线(如G1-G5)以驱 动一列像素的开关元件。如图IB所示，每一级驱动单元的输出信号的高准位脉冲与前一级 驱动单元的高准位脉冲具有一重叠部分，亦即在前一级驱动单元还未回到低准位时，每一 级驱动单元即开始先输出一高准位脉冲，即进行预充动作，而在脉冲的后半部期间(即未 与前一级驱动单元脉冲重叠的期间)，则为数据驱动器输出(source driver output)的写 入像素电压的时间。上述电路虽然达到预充式驱动电路的目的，但其设计需要将电路分为两个群组， 设计过于复杂，并且，总共需要四个时钟信号，变更设计不易且电力耗费较高。另外，现有技 术的集成栅极驱动电路的稳定性与可靠性，仍有改善空间。因此，亟需提供一种新的栅极驱动电路，以改善上述缺陷。

发明内容
本发明的目的在于提供一种新的栅极驱动电路，具有良好的稳定性与可靠性、电 路设计较简易而占用较少的基板面积，并且，耗电功率相较现有技术可大幅降低。根据上述目的，本发明实施例提供一种栅极驱动电路，包括多个串接的驱动单元， 每个驱动单元包括信号输入端，接收输入信号；回馈信号输入端，接收回馈信号；载波信 号输出端，输出载波信号；信号输出端，输出输出信号，以驱动一列像素；第一开关，其第一 端与控制端耦接信号输入端以接收输入信号、第二端耦接第一节点；第二开关，其第一端耦 接时钟信号、第二端耦接第二节点与载波信号输出端以输出载波信号、控制端耦接第一节 点；第三开关，其第一端耦接第一节点、第二端耦接低电压源、控制端耦接回馈信号输入端 以接收回馈信号；第四开关，其第一端耦接高电压源、第二端耦接信号输出端、控制端耦接 第一节点；第五开关，其第一端耦接第四开关的第二端与信号输出端、第二端耦接低电压 源、控制端耦接回馈信号输入端；以及第六开关，其第一端耦接第二节点、第二端耦接低电 压源、控制端耦接回馈信号输入端；其中每个驱动单元的载波信号输出端耦接下一级驱动 单元的信号输入端、回馈信号输入端耦接下两级驱动单元的输出信号端。根据上述目的，本发明实施例提供一种栅极驱动电路，包括多个串接的驱动单元， 每个驱动单元包括信号输入端，接收输入信号；回馈信号输入端，接收回馈信号；载波信 号输出端，输出载波信号；信号输出端，输出输出信号，以驱动一列像素；第一开关，其第一 端耦接第一时钟信号、第二端耦接第一节点与信号输出端、控制端耦接信号输入端；第二开 关，其第一端耦接第二时钟信号、第二端耦接第二节点与载波信号输出端、控制端耦接第一 节点；第三开关，其第一端耦接第一节点、第二端耦接低电压源、控制端耦接回馈信号输入 端；第四开关，其第一端耦接第二节点与回馈信号输出端、第二端耦接低电压源、控制端耦 接回馈信号输入端；其中每个驱动单元的载波信号输出端耦接下一级驱动单元的信号输入 端、回馈信号输入端耦接下两级驱动单元的输出信号端。根据上述目的，本发明实施例提供一种栅极驱动电路，包括多个串接的驱动单元， 每个驱动单元包括信号输入端，接收输入信号；回馈信号输入端，接收回馈信号；信号输 出端，输出输出信号，以驱动一列像素；第一开关，其第一端耦接时钟信号、第二端耦接节点 与信号输出端、控制端耦接信号输入端；第二开关，其第一端耦接节点与信号输出端、第二 端耦接低电压源、控制端耦接回馈信号输入端；其中每个驱动单元的信号输出端耦接下一 级驱动单元的信号输入端、回馈信号输入端耦接下两级驱动单元的输出信号端。根据上述目的，本发明实施例提供一种栅极驱动电路，包括多个串接的驱动单元， 每个驱动单元包括信号输入端，接收输入信号；回馈信号输入端，接收回馈信号；信号输 出端，输出输出信号，以驱动一列像素；第一开关，其第一端与控制端耦接输入信号端、第二 端耦接节点；第二开关，其第一端耦接时钟信号、第二端耦接信号输出端、控制端耦接节点； 以及第三开关，其第一端耦接节点、第二端耦接低电压源、控制端耦接回馈信号输入端；其 中每个驱动单元的信号输出端耦接下一级驱动单元的信号输入端、回馈信号输入端耦接下 三级驱动单元的输出信号端。根据上述目的，本发明实施例提供一种栅极驱动电路，包括多个串接的驱动单元， 每个驱动单元包括信号输入端，接收输入信号；信号输出端，输出输出信号，以驱动一列 像素；第一开关，其第一端耦接信号输入端、第二端耦接节点、控制端耦接第一时钟信号；第二开关，其第一端耦接第二时钟信号、第二端耦接信号输出端、控制端耦接节点；其中每 个驱动单元的信号输出端耦接下一级驱动单元的信号输入端。


图IA与图IB示出一种现有的预充式栅极驱动电路与其时序图； 图2A示出本发明实施例的栅极驱动电路10的方块图； 图2B示出本发明实施例的栅极驱动电路10所接收的时钟信号的时序图； 图3示出本发明实施例的栅极驱动电路10的一个驱动单元的电路图； 图4A与图4B示出本发明实施例的栅极驱动电路10的驱动方法； 图5A示出本发明实施例的栅极驱动电路30的方块图； 图5B示出本发明实施例的栅极驱动电路30所接收的时钟信号的时序图； 图6示出本发明实施例的栅极驱动电路30的一个驱动单元的电路图； 图7A与图7B示出本发明实施例的栅极驱动电路30的驱动方法； 图8A示出本发明实施例的栅极驱动电路40的方块图； 图8B示出本发明实施例的栅极驱动电路40所接收的时钟信号的时序图； 图9示出本发明实施例的栅极驱动电路40的两个驱动单元的电路图； 图IOA与图IOB示出本发明实施例的栅极驱动电路40的驱动方法； 图IlA示出本发明实施例的栅极驱动电路50的方块图； 图IlB示出本发明实施例的栅极驱动电路50所接收的时钟信号的时序图； 图12示出本发明实施例的栅极驱动电路50的一个驱动单元的电路图； 图13A与图13B示出本发明实施例的栅极驱动电路50的驱动方法； 图14A示出本发明实施例的栅极驱动电路60的方块图； 图14B示出本发明实施例的栅极驱动电路60所接收的时钟信号的时序图； 图15示出本发明实施例的栅极驱动电路60的一个驱动单元的电路图；以及 图16A与图16B示出本发明实施例的栅极驱动电路60的驱动方法。主要元件符号说明
10栅极驱动电路11-15驱动单元
20时钟产生器30栅极驱动电路
40栅极驱动电路50栅极驱动电路
60栅极驱动电路G1-G5栅极线
IP信号输入端OP信号输出端
RP回馈信号输入端CP载波信号输出端
CKVCKB1-CKB2时钟信号
M1-M6开关CK1-CK6时钟信号
Vss低电压源Vdd高电压源
X节点Z节点
Input输入信号Output输出信号
Carrier载波信号W第一宽度
具体实施例方式以下将详述本发明的各实施例，并配合附图作为例示。除了这些详细描述之外，本 发明还可以广泛地实施在其它的实施例中，任何所述实施例的替代、修改、等效变化都包括 在本发明的范围内，并以所附权利要求的范围为准。在说明书的描述中，为了使读者对本发 明有较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部这些特定细 节的前提下，仍可实施。此外，众所周知的步骤或元件并未描述于细节中，以避免造成对本 发明不必要的限制。图2A示出本发明实施例的栅极驱动电路10的方块图。栅极驱动电路10包括多 个串接的驱动单元11，例如图中所示的第一驱动单元Si、第二驱动单元S2、第三驱动单元 S3、第四驱动单元S4等等，其中每个驱动单元11接收输入信号、回馈信号、一个时钟信号， 其中时钟信号CK1、CK2是由时钟产生器20所提供，且此时钟产生器20可包含或不包含在 该栅极驱动电路10中。每个驱动单元11包括信号输入端IP以接收输入信号hput、回馈信号输入端 RP以接收回馈信号、信号输出端OP以输出输出信号、载波信号输出端CP以输出载波信号 Carrier0每个驱动单元11的载波信号输出端CP耦接下一级驱动单元的信号输入端IP、回 馈信号输入端RP耦接下两级驱动单元的输出信号端OP ；因此，每一级驱动单元11的输入 信号Input是前一级驱动单元输出的载波信号Carrier、回馈信号是下两级驱动单元的输 出信号Output，但是，由于第一驱动单元Sl为这些串接驱动单元的第一级驱动单元，跟其 它驱动单元不同之处在于，其信号输入端IP接收，例如，起始信号(start pulse)，作为该 第一驱动单元Sl的输入信号(Input)，且设该起始信号的脉冲宽度为第一宽度W。图2B示出本发明实施例的栅极驱动电路10所接收的时钟信号的时序图，时钟产 生器20共产生两个时钟信号CK1、CK2，其工作周期(duty cycle)皆为1/2、脉冲宽度亦为 该第一宽度(W)，且两个时钟信号彼此间具有相位差，例如一个该第一宽度(W)的时间差。 另外，如图2A所示，本实施例中，每个驱动单元将接收这两个时钟信号的其中之一作为其 各自的时钟信号，且任意两相邻驱动单元接收不同的时钟信号。图3示出本发明实施例的栅极驱动电路10的一个驱动单元的电路图，本实施例以 第二驱动单元S2为例做说明，并假设其为第η级驱动单元。第η级驱动单元11具有信号输入端IP、回馈信号输入端RP、信号输出端0P、载波 信号输出端CP、开关M1至开关M6，其中开关虬至礼可以为薄膜晶体管(TFT)或任何半导 体开关元件，例如NMOS晶体管、PMOS晶体管、BJT晶体管等等。如前所述，第η级驱动单 元11经由信号输入端IP接收输入信号Input (η)、经由回馈信号输入端RP接收回馈信号 Output (η+2)、经由信号输出端OP输出输出信号Output (η)以驱动像素阵列中的一列像素 (例如第η列像素)、经由载波信号输出端CP输出载波信号Carrier (η)至第Ν+1级驱动单 元作为第η+1级驱动单元的输入信号hput(n+l)。每个开关具有控制端、第一端、第二端。 开关M1的第一端与控制端耦接信号输入端IP以接收输入信号Input (η)、第二端耦接节点 X。开关M2的第一端耦接时钟信号CK2、第二端耦接节点Z与载波信号输出端CP以输出载 波信号Carrier (η)、控制端耦接节点X。开关M3的第一端耦接节点X、第二端耦接低电压源 Vss (具低电位，例如-10V)、控制端耦接回馈信号输入端RP以接收回馈信号Output (η+2)。开关M4的第一端耦接高电压源Vdd(具高电位，例如15V)、第二端耦接信号输出端OP与开 关M5的第一端、控制端耦接节点X。开关M5的第一端耦接开关M4的第二端与信号输出端 0P、第二端耦接低电压源Vss、控制端耦接回馈信号输入端RP。开关M6的第一端耦接节点Z、 第二端耦接低电压源Vss、控制端耦接回馈信号输入端RP。上述开关M4与M5的尺寸，较开关M2与M6的尺寸来得大，例如，优选地，两者尺寸可 相差数十倍甚至百倍，这是因为开关M4与M5耦接到信号输出端OP用于驱动一列像素的开 关元件，其电容负载较大，需要较大的开关元件驱动，而开关M2与礼耦接到载波信号输出端 CP以输出载波信号，作为下一级驱动单元的输入信号，不太需要大尺寸的开关元件。图4A与图4B示出本发明实施例的栅极驱动电路10的驱动方法，其中图4A示出 栅极驱动电路10根据图3的驱动单元，例如第二级驱动单元S2(假设其为第η级驱动单 元)中的输入信号Input (η)、时钟信号CK2、回馈信号Output (η+2)、节点X的电位、载波信 号Carrier (η)、输出信号Output (η)、输出信号Output (n+1)的时序图，而图4B则为相对于 图4A的开关M1至开关M6的操作状态。此外，在下列说明中，高准位例如可为15伏特；低准 位例如可为-10伏特，但其并非用以限定本发明。在Tl期间，信号输入端IP所接收的输入信号^iput(Ii)为高准位、回馈信号 Output (η+2)为低准位，因此开关M1导通，开关M3、M5、M6关闭。该输入信号Input (η)被耦 合至节点X并将该节点X的电位充电至高准位。而节点X的高准位电位导通开关M2使得 时钟信号CK2的低准位电位被耦合至节点Z而输出低准位的载波信号Carrier (η)，另外，节 点X的高准位电位也导通开关M4使得高电压源Vdd的高准位电位被耦合至信号输出端OP 而输出高准位的输出信号Output (η)。在Τ2期间，输入信号hput(n)与回馈信号Output (η+2)为低准位，因此开关虬、 Μ3、Μ5、Μ6关闭。节点X的电位因为没有放电路径而保持在高准位，使得开关Μ2、Μ4导通。此 时，时钟信号CK2为高准位，时钟信号CK2的高准位电位经由开关M2被耦合至节点Z而输 出高准位的载波信号Carrier (η)，另外，高电压源Vdd的高准位电位经由开关M4被耦合至 信号输出端OP而输出高准位的输出信号Output(Ii)。在Τ3期间，输入信号hput为低准位，开关礼关闭。回馈信号Output (η+2)为高准 位，开关Μ3、Μ5、Μ6导通，使得节点X的电位经由开关M3被放电至低准位、节点Z的电位经由开 关M6被放电至低准位，信号输出端OP的电位经由开关M5被放电至低准位，因此载波信号输 出端CP输出低准位载波信号Carrier (η)、信号输出端OP输出低准位输出信号Output (η)。在Τ4期间，输入信号Input为低准位，开关M1关闭、节点X的电位维持在低准位， 使得开*M2、M4关闭、节点Z与信号输出端OP的电位因为充电路径不导通而维持在低准位。 另一方面，回馈信号Output (η+2)为高准位，开关Μ3、Μ5、Μ6导通，使得节点X、节点Ζ、信号输 出端OP的电位确保在低准位，因此载波信号输出端CP输出低准位载波信号Carrier (η)、信 号输出端OP输出低准位输出信号output (η)。而输出信号Output (n+1)与Output (η+2)为下一级与下两级驱动单元的输出信 号，其时序图可根据上述说明以此类推。根据本发明图2Α至图4Β实施例所述的栅极驱 动电路与驱动方法，若以起始信号的脉冲宽度W为基准，每一级驱动单元输出的载波信号 Carrier将落后所接收的输入信号Input —个该第一宽度(W)的时间差；每一级驱动单元 的输出信号Output，其脉冲宽度为该起始信号的脉冲宽度W的两倍，亦即输出信号Output的脉冲宽度为2W，且除了第一级驱动单元，每一级驱动单元的输出信号落后前一级驱动单 元的输出信号一个该第一宽度(W)的时间差，即，相邻两级驱动单元的输出信号彼此将部 分重叠，且重叠期间为一个该第一宽度(W)，因此所驱动该列像素的开关元件其开启时间可 以延长，达到了预充的效果。另外，从图4A也可看出第η级驱动单元的输出信号将与其输 入信号hput部分重叠，而该重叠宽度也为该第一宽度(W)。另外，每一级驱动单元接收 的输入信号是上一级驱动单元输出的载波信号，而不是输出信号，因此每一级驱动单元的 输出信号其累积电阻电容效应不会耦合到下一级驱动单元。另外，每一级驱动单元仅需要 一个时钟信号，换言之，整个栅极驱动电路共仅需两个时钟信号且不需要分成两个群组，相 较现有技术而言具有更省电且设计较为容易的优点。另外，现有技术的开关元件当其第一 端或第二端耦接时钟信号时，可能因为该开关的寄生电容与该开关的控制端产生耦合效应 (coupling effect)而影响电路稳定性，在本发明实施例中，由于开关礼的尺寸可小于开关 M4的尺寸达数十倍甚至百倍，因此其耦合效应几乎可以忽略。另外，在本发明实施例中，没 有任何直流电源(例如高电压源Vdd)或时钟信号耦接在任何开关元件的控制端，因此长期 使用后，各开关元件的阈值电压(threshold voltage)不会偏移，可靠性更好。图5A示出本发明实施例的栅极驱动电路30的方块图。栅极驱动电路30包括多 个串接的驱动单元12，例如第一驱动单元Sl至第四驱动单元S4等等，其中每个驱动单元 12接收输入信号、回馈信号、两个时钟信号，其中时钟信号CK1、CK2是由时钟产生器20所 提供，且该时钟产生器20可包含或不包含在该栅极驱动电路30中。每个驱动单元12包括信号输入端IP以接收输入信号hput、回馈信号输入端RP 以接收回馈信号、信号输出端OP以输出输出信号Output、载波信号输出端CP以输出载波信 号 Carrier0每一级驱动单元12的回馈信号输入端RP耦接后两级驱动单元的信号输出端0P、 载波信号输出端CP耦接下一级驱动单元的信号输入端IP ；因此，每一级驱动单元12所接 收的输入信号Input是前一级驱动单元输出的载波信号Carrier、所接收的回馈信号是后 两级驱动单元的输出信号Output，但是，由于第一驱动单元Sl为这些串接驱动单元的第一 级驱动单元，其信号输入端IP接收栅极驱动电路30所接收的输入信号，例如，起始信号，该 起始信号的脉冲宽度为第一宽度W。图5B示出本发明实施例的栅极驱动电路30所接收的时钟信号的时序图，时钟产 生器20共产生两个时钟信号CK1、CK2，其脉冲宽度也等于该第一宽度(W)、工作周期皆为 1/2，且这些时钟信号彼此之间具有相位差，例如一个该第一宽度(W)的时间差。另外，这两 个时钟信号的脉冲波形彼此互不重叠，且彼此周期相同。另外，如图5A所示，本实施例中， 每个驱动单元将接收这两个时钟信号(CKl与CD)以驱动单元电路。图6示出本发明实施例的栅极驱动电路30的一个驱动单元的电路图，本实施例以 第二驱动单元S2为例做说明，并假设其为第η级驱动单元。第η级驱动单元12具有信号输入端IP、回馈信号输入端RP、信号输出端0P、载波 信号输出端CP、开关M1至开关M4，其中开关M1至虬可以为薄膜晶体管或任何半导体开关元 件，例如NMOS晶体管、PMOS晶体管、BJT晶体管等等。如前所述，第η级驱动单元12经由信 号输入端IP接收输入信号Input (η)、经由回馈信号输入端RP接收回馈信号Output (n+2)、 经由信号输出端OP输出一输出信号Output (η)以驱动像素阵列中的第η列像素、经由载波信号输出端CP输出一载波信号Carrier (η)至第η+1级驱动单元作为第η+1级驱动单元的 输入信号hput(n+l)。每个开关具有控制端、第一端、第二端。开关M1的第一端耦接时钟信号CK1、第二 端耦接节点X与信号输出端OP以输出该输出信号Output (η)、控制端耦接信号输入端IP以 接收输入信号Input (η)。开关M2的第一端耦接时钟信号CK2、第二端耦接节点Z与载波信 号输出端CP以输出载波信号Carrier (η)、控制端耦接节点X。开关M3的第一端耦接节点 X、第二端耦接低电压源Vss (具低电位，例如-30V)、控制端耦接回馈信号输入端RP以接收 回馈信号Output (n+2)。开关M4的第一端耦接节点Z与回馈信号输出端CP、第二端耦接低 电压源Vss、控制端耦接回馈信号输入端RP。上述开关M1与M3的尺寸，可较开关M2与M4的 尺寸为大，例如，优选地，两者尺寸可相差数十倍甚至百倍，其原因同前，不再赘述。图7A与图7B示出本发明实施例的栅极驱动电路30的驱动方法，其中图7A示出栅 极驱动电路30根据图6的驱动单元，例如第二级驱动单元S2(假设其为第η级驱动单元) 中的输入信号Input (η)、时钟信号CKl、时钟信号CK2、节点X的电位、节点Z的电位、载波信 号Carrier (η)、输出信号Output (η)、输出信号Output (η+1)、回馈信号Output (n+2)的时序 图，而图7B则为相对于图7A的开关M1至开关M4的操作状态。在Tl期间，输入信号hput(n)为高准位、回馈信号Output (n+2)为低准位，因此 开关M1导通，开关M3、M4关闭。时钟信号CKl的高准位经由开关M1被耦合至节点X并将 该节点X的电位充电至高准位而输出高准位的输出信号Outputs)，且节点X的高准位电 位导通开关M2使得时钟信号CK2的低准位电位被耦合至节点Z而输出低准位的载波信号 Carrier (η)。在Τ2期间，输入信号Input与回馈信号Output (n+2)为低准位，因此开关M1, M3> M4关闭。节点X的电位因为没有放电路径而保持在高准位，经由信号输出端OP输出高准 位的输出信号Output (η)，且节点X的高准位使得开关M2导通。此时，时钟信号CK2为高 准位，时钟信号CK2的高准位电位经由开关M2被耦合至节点Z而输出高准位的载波信号 Carrier (η)。在Τ3期间，输入信号hput为低准位，开关虬关闭。回馈信号Output (n+2)为高 准位，开关M3、M4导通，使得节点X的电位经由开关M3被放电至低准位、节点Z的电位经由 开关M4被放电至低准位，因此载波信号输出端CP输出低准位载波信号Carrier (η)、信号输 出端OP输出低准位输出信号Output (η)。在Τ4期间，输入信号Input为低准位，开关M1关闭、节点X的电位维持在低准位， 使得开关M2关闭、节点Z电位因为充电路径不导通而维持在低准位。另一方面，回馈信号 Output (n+2)为高准位，开关M3、M4导通，使得节点X、节点Z的电位确保在低准位，因此载 波信号输出端CP输出低准位载波信号Carrier (η)、信号输出端OP输出低准位输出信号 output(η)ο而输出信号Output (η+1)、Output (n+2)分别为下一级与下两级驱动单元的输出 信号，其时序图可根据上述说明以此类推。根据本发明图5A至图7B实施例所述的栅极驱 动电路与驱动方法，若以该起始信号的脉冲宽度为一第一宽度W为基准，每一级驱动单元 输出的载波信号Carrier落后所接收的输入信号Input —个该第一宽度(W)的时间差；每 一级驱动单元的输出信号Output，其脉冲宽度为两倍的该第一宽度即2W，且除了第一级驱动单元，每一级驱动单元的输出信号落后前一级驱动单元的输出信号一个该第一宽度(W) 的时间差，亦即，两相邻驱动单元的输出信号的脉冲将有部分重叠，且该重叠宽度为该第一 宽度(W)，因此所驱动该列像素的开关元件的开启时间可以延长，达到了预充的效果。另外， 从图7A也可看出第η级驱动单元的输出信号Output (η)将与其输入信号Input (η)部分重 叠，而此重叠宽度也为该第一宽度(W)。另外，第一时钟信号CKl与输入信号或起始信号同 步，即输入信号的脉冲与第一时钟信号CKl的脉冲将同时产生。另外，图5Α至图7Β实施例的优点与图2Α至图4Β实施例相同，其差异在于后者的 每一级驱动单元需要两个时钟信号，而前者则仅需一个，但后者每一级驱动单元较前者还 少了两个开关元件，所需的布局面积更少，因此设计上较为容易。图8Α示出本发明实施例的栅极驱动电路40的方块图。栅极驱动电路40包括多 个串接的驱动单元13，例如第一驱动单元Sl至第四驱动单元S4等等，其中每个驱动单元 13接收输入信号、回馈信号、一个时钟信号，其中时钟信号CK1、CK2是由时钟产生器20所 提供，且此时钟产生器20可包含或不包含在该栅极驱动电路40中。每个驱动单元13包括信号输入端IP以接收输入信号hput、回馈信号输入端RP 以接收回馈信号、信号输出端OP以输出输出信号Output。每一级驱动单元13的信号输出 端OP耦接下一级驱动单元的信号输入端IP、回馈信号输入端RP耦接后两级驱动单元的信 号输出端OP ；因此，每一级驱动单元13所接收的输入信号Input是前一级驱动单元输出的 输出信号Output、所接收的回馈信号是后两级驱动单元的输出信号Output，但是，由于第 一驱动单元Sl为这些串接驱动单元的第一级驱动单元，其信号输入端IP接收栅极驱动电 路40所接收的输入信号，例如，起始信号，且设该起始信号的脉冲宽度为第一宽度W。图8B示出本发明实施例的栅极驱动电路40所接收的时钟信号的时序图，时钟产 生器20共产生两个时钟信号CK1、CK2，其脉冲宽度也等于该第一宽度(W)、工作周期皆为 1/2，且两个时钟信号彼此间具有相位差，例如一个该第一宽度(W)的时间差。另外，这两个 时钟信号的脉冲波形彼此互不重叠。此外，如图8A所示，本实施例中，每个驱动单元将接收 这两个时钟信号的其中之一作为其各自的时钟信号，且任意两相邻驱动单元接收不同的时 钟信号。图9示出本发明实施例的栅极驱动电路40的两个驱动单元的电路图，本实施例以 第一驱动单元Sl与第二驱动单元S2为例做说明，并假设其分别为第n-1级驱动单元与第 η级驱动单元。第n-1级驱动单元与第η级驱动单元各具有信号输入端IP、回馈信号输入端RP、 信号输出端0P、两个开关——前者具有开关M1与M2而后者具有开关M3与M4,其中开关M1 至M4可以为薄膜晶体管或任何半导体开关元件，例如NMOS晶体管、PMOS晶体管、BJT晶体
管等等° 第n-1级驱动单元经由信号输入端IP接收输入信号Input (n_l)、经由回馈信号输 入端RP接收回馈信号Output (n+1)、经由信号输出端OP输出输出信号Output (n-1)以驱动 像素阵列中的第n-1列像素，并经由信号输出端OP输出该输出信号Output (n-1)至第η级 驱动单元的信号输入端IP作为其输入信号hput(n)。而第η级驱动单元再经由回馈信号 输入端RP接收回馈信号Output (n+2)、经由信号输出端OP输出输出信号Output (η)以驱动 像素阵列中的第η列像素。 每个开关具有控制端、第一端、第二端。对于第n-1级驱动单元而言，开关M1的第一端耦接时钟信号CK1、第二端耦接节点X与信号输出端OP以输出输出信号Output (n-1)、 控制端耦接信号输入端IP以接收输入信号Input (n-1)。开关M2的第一端耦接节点X与信 号输出端0P、第二端耦接低电压源Vss (具低电位，例如-10V)、控制端耦接回馈信号输入端 RP以接收回馈信号Output (n+1)。对于第η级驱动单元而言，开关M3的第一端耦接时钟信号CK2、第二端耦接节点Y 与信号输出端OP以输出该输出信号Output (η)、控制端耦接信号输入端IP以接收输入信号 Input (η)。开关M4的第一端耦接节点Y与信号输出端0Ρ、第二端耦接低电压源Vss、控制端 耦接回馈信号输入端RP以接收回馈信号Output (η+2)。图IOA与图IOB示出本发明实施例的栅极驱动电路40的驱动方法，其中图IOA示 出栅极驱动电路40根据图9的两个驱动单元中的输入信号Input (n-1)、时钟信号CKl、时 钟信号CK2、节点X的电位、节点Y的电位、输出信号Output (n-1)、输出信号Output (η)、回 馈信号Output (n+1)、回馈信号Output (η+2)的时序图，而图10Β则为相对于图10Α的开关 M1至开关M4的操作状态。在Tl期间，输入信号hput(n-l)为高准位、回馈信号Output (n+1) ,Output (η+2) 为低准位，因此开关M1导通，开关Μ2、M4关闭。时钟信号CKl的高准位经由开关M1被耦合 至节点X并将该节点X的电位充电至高准位而输出高准位的输出信号Output (n-1)，且节点 X的高准位电位导通开关M3使得时钟信号CK2的低准位电位被耦合至节点Y而输出低准位 的输出信号Output (η)。在Τ2期间，输入信号hput(n-l)与回馈信号Output (n+1)、Output (η+2)为低准 位，因此开关虬為為关闭。节点X的电位因为没有放电路径而保持在高准位，经由信号输 出端OP输出高准位的输出信号Output(Ii-I)，且节点X的高准位使得开关M3导通。此时， 时钟信号CK2为高准位，时钟信号CK2的高准位电位经由开关M3被耦合至节点Y而输出高 准位的输出信号Output (η)。在Τ3期间，输入信号hputOi-l)为低准位，开关虬关闭。回馈信号Output (n+1) 为高准位，开关M2导通，使得节点X的电位经由开关M2被放电至低准位，因此信号输出端OP 输出低准位输出信号Output (n-1)。对于第η级驱动单元而言，节点X为低准位，开关M3关 闭，回馈信号Output (n+幻为低准位，因此节点Y的电位因无放电路径而维持在高准位，经 由信号输出端OP输出高准位的输出信号Output (η)。在Τ4期间，输入信号Hiput(Ii-I)为低准位，开关M1关闭、节点X的电位维持在低 准位，输出信号Output (n-1)维持在低准位，节点X的低准位电位使得开关M3关闭。回馈 信号Output (n+幻为高准位，使得开关M4导通，节点Y的电位被放电至低准位，经由信号输 出端OP输出低准位的输出信号Output (η)。根据本发明图8Α至图10Β实施例所述的栅极驱动电路与驱动方法，若以该起始信 号的脉冲宽度为第一宽度W做基准，每一级驱动单元的输出信号Output，其脉冲宽度为2W， 且每一级驱动单元的输出信号落后前一级驱动单元的输出信号一个该第一宽度(W)的时 间差，即两相邻驱动单元的脉冲的重叠宽度将为该第一宽度(W)，因此所驱动该列像素的开 关元件的开启时间可以延长，达到了预充的效果。另外，从图10A也可看出第n-1级驱动单 元的输出信号Output (n-1)将与其输入信号^iput(Ii-I)部分重叠，而该重叠宽度也为该第 一宽度(W)。
另外，图8A至图IOB实施例的优点与图2A至图4B实施例相同，其差异在于前者 每一级驱动单元仅仅需要两个开关元件，所需的布局面积更少，因此设计上更为容易。另外，上述每个实施例中，时钟产生器仅需产生一组时钟信号(其中每一组时钟 信号包括两个对应的时钟信号CKl与CD)以驱动栅极驱动器内的所有驱动单元，而不需如 现有技术(例如图IA所示)将栅极驱动器内的所有驱动单元分成奇数组驱动单元与偶数 组驱动单元，且须提供两组时钟信号(共四个时钟信号)，以分别驱动奇数组驱动单元与偶 数组驱动单元。另外，上述实施例中，每个驱动单元的输出信号的脉冲宽度为起始信号脉冲 或时钟信号脉冲宽度的两倍，而现有技术中，每个驱动单元的输出信号的脉冲宽度则与时 钟信号的脉冲宽度相同。图IlA示出本发明实施例的栅极驱动电路50的方块图。栅极驱 动电路50包括多个串接的驱动单元14，例如第一驱动单元Sl至第四驱动单元S4等等，其 中每个驱动单元14接收输入信号、回馈信号、一个时钟信号，其中时钟信号CK1、CK2是由一 时钟产生器20所提供，且时钟产生器20可包含或不包含在该栅极驱动电路50中。每个驱动单元14包括信号输入端IP以接收输入信号hput、回馈信号输入端RP 以接收回馈信号、信号输出端OP以输出输出信号Output。每一级驱动单元14的信号输出 端OP耦接下一级驱动单元的信号输入端IP、回馈信号输入端RP耦接后三级驱动单元的信 号输出端OP ；因此，每一级驱动单元14所接收的输入信号Input是前一级驱动单元输出的 输出信号Output、所接收的回馈信号是后三级驱动单元的输出信号，但是，由于第一驱动单 元14为这些串接驱动单元的第一级驱动单元，其信号输入端IP接收栅极驱动电路50所接 收的输入信号，例如，起始信号，并设该起始信号的脉冲宽度为第一宽度W。图IlB示出本发明实施例的栅极驱动电路50所接收的时钟信号的时序图，时钟产 生器20共产生两个时钟信号CK1、CK2，每个时钟信号的工作周期(duty cycle)均为2/3、 脉冲宽度均为第一宽度(W)的两倍，亦即2W，且时钟信号CK2落后时钟信号CKl 一个该第一 宽度(W)的时间差，亦即时钟信号CKl与CK2部分重叠，且重叠宽度为该第一宽度(W)。此 外，如图IlA所示，本实施例中，只需两个时钟信号，每个驱动单元将接收这两个时钟信号 的其中之一作为其各自的时钟信号，且任意两相邻驱动单元接收不同的时钟信号。图12示出本发明实施例的栅极驱动电路50的一个驱动单元的电路图，本实施例 以第二驱动单元S2为例做说明，并假设其为第η级驱动单元。第η级驱动单元具有信号输入端IP、回馈信号输入端RP、信号输出端0P、开关M1 至M3，其中开关M1至M3可以为薄膜晶体管或任何半导体开关元件，例如NMOS晶体管、PMOS 晶体管、BJT晶体管等等。如前所述，第η级驱动单元经由信号输入端IP接收输入信号hput(n)、经由回馈 信号输入端RP接收回馈信号Output (n+3)、经由信号输出端OP输出输出信号Output (η)以 驱动像素阵列中的一列像素，例如第η列像素。每个开关具有控制端、第一端、第二端。开关M1的第一端与控制端耦接输入信号 端IP以接收输入信号hput(n)、第二端耦接节点X。开关M2的第一端耦接时钟信号CK1、 第二端耦接信号输出端OP以输出输出信号Output (η)、控制端耦接节点X。开关M3的第一 端耦接节点X、第二端耦接低电压源Vss (具低电位，例如-10V)、控制端耦接回馈信号输入端 RP以接收回馈信号Output (n+3)。图13A与图1 示出本发明实施例的栅极驱动电路50的驱动方法，其中图13A示出栅极驱动电路50根据图12的一个驱动单元中的输入信号Input (η)、时钟信号CK1、节点 X的电位、输出信号Output (η)、回馈信号Output (η+3)的时序图，而图1 则为相对于图 13A的开关M1至开关M2的操作状态。在Tl期间，输入信号hput(n)为高准位、回馈信号Output (η+3)为低准位，因此 开关M1导通，开关M3关闭。输入信号^iput(Ii)的高准位经由开关M1被耦合至节点X并将 该节点X的电位充电至高准位，节点X的高准位电位导通开关M2使得时钟信号CKl的高准 位电位被耦合至信号输出端OP而输出高准位的输出信号Output(Ii)。在T2期间，输入信号hput(n)与回馈信号Output (η+3)为低准位，因此开关虬、 M3关闭。节点X的电位因为没有放电路径而保持在高准位，使得开关M2导通，时钟信号CKl 的高准位经由开关M2被耦合至信号输出端OP而输出高准位的输出信号Output(Ii)。在Τ3期间，输入信号hputai)与回馈信号Output (η+3)为低准位，因此开关虬、 M3关闭。节点X的电位因为没有放电路径而保持在高准位，使得开关M2导通，此时时钟信号 CKl为低准位，时钟信号CKl的低准位经由开关M2被耦合至信号输出端OP而输出低准位的 输出信号Output (η)。在Τ4、Τ5期间，输入信号Input (η)为低准位，因此开关M1关闭。回馈信号 Output (η+3)为高准位，节点X的电位经由开关M3被放电至低准位，因此开关M2关闭，输出 信号Output (η)维持在低准位。在Τ6、Τ7、Τ8期间，，输入信号hput (η)为低准位，因此开关M1关闭，因此节点X 的电位维持在低准位，故开关M2关闭，输出信号端OP的电位维持在低准位而输出低准位的 输出信号Output (η)。而输出信号Output (n+1)、output (n+2)、output (n+3)为下一级、下两级、下三级 驱动单元的输出信号，其时序图可根据上述说明以此类推。根据本发明图IlA至图13Β实 施例所述的栅极驱动电路与驱动方法，若以起始信号的脉冲宽度为第一宽度W做基准，每 一级驱动单元的输出信号，其脉冲宽度为该第一宽度(W)的两倍，亦即2W，且每一级驱动单 元的输出信号落后前一级驱动单元的输出信号一个该第一宽度(W)的时间差，因此所驱动 该列像素的开关元件的开启时间可以延长，达到了预充的效果。另外，从图13Α也可看出第 η级驱动单元的输出信号Output(Ii)与其输入信号^iput(Ii)部分重叠，该重叠宽度也为该 第一宽度(W)；而第一时钟信号CKl与输入信号或起始信号同步，即输入信号的脉冲与时钟 信号CKl的脉冲将同时产生。另外，节点X的信号脉冲则为三倍的该第一宽度(W)。另外，图IlA至图1 实施例的优点与先前实施例的优点大致相同，其差异在于本 实施例所用的时钟信号的工作周期为2/3，而先前实施例为1/2，但由于每一级驱动单元仅 需一个时钟信号，因此仍然具有省电的效果。另外本实施例每一级驱动单元仅仅需要三个 开关元件，所需的布局面积少，设计容易。图14A示出本发明实施例的栅极驱动电路60的方块图。栅极驱动电路60包括多 个串接的驱动单元15，例如第一驱动单元Sl至第四驱动单元S4等等，其中每个驱动单元 15接收输入信号、两个时钟信号，其中时钟信号CKl至CK6是由一时钟产生器20所提供，且 此时钟产生器20可包含或不包含在该栅极驱动电路60中。每个驱动单元15包括信号输入端IP以接收输入信号hput、信号输出端OP以输 出输出信号Output。每一级驱动单元15的信号输出端OP耦接下一级驱动单元的信号输入端IP ；因此，每一级驱动单元15所接收的输入信号Input是前一级驱动单元输出的输出信 号Output，但是，由于第一驱动单元15为这些串接驱动单元的第一级驱动单元，其信号输 入端IP接收栅极驱动电路60所接收的输入信号，例如，起始信号，并设该起始信号的脉冲 宽度为第一宽度W。图14B示出本发明实施例的栅极驱动电路60所接收的时钟信号的时序图，时钟产 生器20共产生六个时钟信号CKl至CK6，其中时钟信号CKl至CK3的工作周期为1/3，脉冲 宽度也为该第一宽度(W)，且彼此间具有相位差，例如一个该第一宽度(W)的时间差，且彼 此互不重叠；时钟信号CK4至CK6的工作周期为2/3，脉冲宽度为该第一宽度(W)的两倍， 亦即2W，且彼此间具有相位差，例如一个该第一宽度(W)的时间差，换言之，CK4至CK6中， 相邻两时钟信号的脉冲彼此部分重叠，且重叠宽度为该第一宽度(W)。亦即，本实施例中共 包括两组时钟信号，第一组和第二组时钟信号，其中第一组时钟信号包括CKl至CK3三个时 钟信号，且第一组时钟信号的脉冲宽度为该第一宽度，而第二组时钟信号包括CK4至CK6三 个时钟信号，且第二组时钟信号的脉冲宽度为第一宽度的两倍。另外，如图14A所示，每个 驱动单元仅接收该第一组时钟信号的其中之一与该第二组时钟信号的其中之一，以驱动单 元电路，且两相邻驱动单元接收不同的时钟信号。图15示出本发明实施例的栅极驱动电路60的一个驱动单元的电路图，本实施例 以第二驱动单元S2为例做说明，并假设其为第η级驱动单元。第η级驱动单元具有信号输入端IP、信号输出端0Ρ、开关M1至M2，其中开关M1至 M2可以为薄膜晶体管或任何半导体开关元件，例如NMOS晶体管、PMOS晶体管、BJT晶体管寸寸。如前所述，第η级驱动单元经由信号输入端IP接收输入信号hput (η)、经由信号 输出端OP输出输出信号Output(II)以驱动像素阵列中的一列像素，例如第η列像素。每个开关具有控制端、第一端、第二端。开关M1的第一端耦接信号输入端IP以接 收输入信号hput(n)、第二端耦接节点X、控制端耦接时钟信号CKl。开关M2的第一端耦接 时钟信号CK4、第二端耦接信号输出端OP以输出输出信号Output(Ii)、控制端耦接节点X。图16A与图16B示出本发明实施例的栅极驱动电路60的驱动方法，其中图16A示 出栅极驱动电路60根据图15的驱动单元中的输入信号Input (η)、时钟信号CKl、时钟信号 CK4、节点X的电位、输出信号Output (η)、输出信号Output (n+1)、输出信号Output (n+2)的 时序图，而图16B则为相对于图16A的开关M1至开关M2的操作状态。在Tl期间，时钟信号CKl与输入信号^iput(Ii)为高准位，因此开关M1导通，输入 信号Input (η)的高准位经由开关M1被耦合至节点X并将该节点X的电位充电至高准位，节 点X的高准位电位导通开关M2使得时钟信号CK4的高准位电位被耦合至信号输出端OP而 输出高准位的输出信号Output (η)。在Τ2期间，时钟信号CKl为低准位，因此开关M1关闭。节点X的电位因为没有放 电路径而保持在高准位，使得开关M2导通，时钟信号CK4的高准位经由开关M2被耦合至信 号输出端OP而输出高准位的输出信号Output (η)。在Τ3期间，时钟信号CKl为低准位，因此开关M1关闭。节点X的电位因为没有放 电路径而保持在高准位，使得开关M2导通，时钟信号CK4的低准位经由开关M2被耦合至信 号输出端OP而输出低准位的输出信号Output (η)。
在T4期间，时钟信号CKl为高准位，因此开关M1导通，此时输入信号hput(n)的 低准位被耦合至节点X，使得节点X的电位为低准位，开关M2关闭，信号输出端OP维持在低 准位而输出低准位的输出信号Output(Ii)。在T5、T6期间，时钟信号CKl为低准位，因此开关M1关闭，节点X维持在低准位， 开关M2维持关闭，信号输出端OP维持在低准位而输出低准位的输出信号Output(Ii)。在T7期间，时钟信号CKl为高准位，因此开关M1导通，此时输入信号hput(n)的 低准位被耦合至节点X，使得节点X的电位为低准位，开关M2关闭，信号输出端OP维持在低 准位而输出低准位的输出信号Output(Ii)。在T8期间，时钟信号CKl为低准位，因此开关M1关闭，节点X维持在低准位，开关 M2维持关闭，信号输出端OP维持在低准位而输出低准位的输出信号Output(Ii)。而输出信号(n+1)、输出信号(n+2)为下一级与下两级驱动单元的输出信号，其时 序图可根据上述说明以此类推。根据本发明图14A至图16B实施例所述的栅极驱动电路与 驱动方法，若以输入信号或时钟信号CKl的脉冲宽度为第一宽度W做基准，每一级驱动单元 的输出信号Output，其脉冲宽度为2W，且每一级驱动单元的输出信号落后前一级驱动单元 的输出信号一个W，即相邻输出信号的脉冲彼此部分重叠一个第一宽度(W)，因此所驱动该 列像素的开关元件的开启时间可以延长，达到了预充的效果。另外，从图16A也可看出第η 级驱动单元的输出信号Output (η)与其输入信号^iput(Ii)部分重叠，而该重叠宽度也为该 第一宽度(W)。另外，节点X的信号脉冲则为三倍的该第一宽度(W)，且时钟信号CK1、CLK4 与输入信号(或起始信号)彼此同步产生。另外，图14A至图16B实施例的优点与先前实施例的优点大致相同，其差异在于本 实施例所用的时钟信号其工作周期为2/3，而先前实施例为1/2，但由于每一级驱动单元仅 需一个时钟信号，因此仍然具有省电的效果。另外本实施例每一级驱动单元仅仅需要两个 开关元件，所需的布局面积少，设计容易。以上，根据本发明实施例的栅极驱动电路与驱动方法，不仅在操作上的稳定性、可 靠性提高，并利用降低时钟信号数目与时钟信号的工作周期，使得整体驱动电路的耗电功 率大幅降低。以上所述仅为本发明优选实施例而已，并非用以限定本发明的保护范围；凡其它 未脱离本发明所揭示的精神下所完成的等效修改或变型，均应包括在所附权利要求的范围 内。
权利要求
1.一种栅极驱动电路，包括多个串接的驱动单元，每个驱动单元包括 信号输入端，接收输入信号；回馈信号输入端，接收回馈信号； 载波信号输出端，输出载波信号； 信号输出端，输出输出信号，以驱动一列像素；第一开关，其第一端与控制端耦接所述信号输入端以接收所述输入信号、第二端耦接 第一节点；第二开关，其第一端耦接时钟信号、第二端耦接第二节点与所述载波信号输出端以输 出所述载波信号、控制端耦接所述第一节点；第三开关，其第一端耦接所述第一节点、第二端耦接低电压源、控制端耦接所述回馈信 号输入端以接收所述回馈信号；第四开关，其第一端耦接高电压源、第二端耦接所述信号输出端、控制端耦接所述第一 节点；第五开关，其第一端耦接所述第四开关的第二端与所述信号输出端、第二端耦接所述 低电压源、控制端耦接所述回馈信号输入端；以及第六开关，其第一端耦接所述第二节点、第二端耦接所述低电压源、控制端稱接所述回 馈信号输入端；其中每个驱动单元的载波信号输出端耦接下一级驱动单元的信号输入端，回馈信号输 入端耦接下两级驱动单元的输出信号端。
2.根据权利要求1所述的栅极驱动电路，其中所述多个串接的驱动单元的第一级驱动 单元的所述信号输入端接收起始信号作为所述第一级驱动单元的所述输入信号，所述起始 信号的脉冲宽度为第一宽度(W)，所述时钟信号的脉冲宽度也为所述第一宽度(W)、工作周 期为1/2，且所述时钟信号落后所述起始信号具有所述第一宽度(W)的时间差。
3.根据权利要求2所述的栅极驱动电路，其中每个驱动单元的所述输出信号的脉冲宽 度为第二宽度OW)，且所述第二宽度为所述第一宽度(W)的两倍，且相邻的两驱动单元的 输出信号的脉冲彼此部分重叠。
4.根据权利要求3所述的栅极驱动电路，其中所述重叠部分的宽度为所述第一宽度(W)。
5.根据权利要求3所述的栅极驱动电路，所述第一驱动单元的输出信号与所述起始信 号的脉冲彼此部分重叠，且所述重叠部分的宽度为所述第一宽度。
6.根据权利要求2所述的栅极驱动电路，共只包括两个时钟信号，其彼此间具有一个 所述第一宽度(W)的时间差，且每个驱动单元接收所述两个时钟信号的其中之一作为各自 的所述时钟信号，且两相邻驱动单元接收不同的时钟信号。
7.根据权利要求2所述的栅极驱动电路，其中所述第四开关与所述第五开关的尺寸大 于所述第二开关与所述第六开关的尺寸，两者尺寸相差达数十倍至百倍。
8.根据权利要求2所述的栅极驱动电路，其中每个驱动单元输出的载波信号落后所 述驱动单元所接收的输入信号一个所述第一宽度(W)的时间差，且每个驱动单元的输出信 号，其脉冲宽度为所述第一宽度的两倍，且落后前一驱动单元的输出信号一个所述第一宽 度的时间差。
9.一种栅极驱动电路，包括多个串接的驱动单元，每个驱动单元包括 信号输入端，接收输入信号；回馈信号输入端，接收回馈信号； 载波信号输出端，输出载波信号； 信号输出端，输出输出信号，以驱动一列像素；第一开关，其第一端耦接第一时钟信号、第二端耦接第一节点与所述信号输出端、控制 端耦接所述信号输入端；第二开关，其第一端耦接第二时钟信号、第二端耦接第二节点与所述载波信号输出端、 控制端耦接所述第一节点；第三开关，其第一端耦接所述第一节点、第二端耦接低电压源、控制端耦接所述回馈信 号输入端；第四开关，其第一端耦接所述第二节点与所述回馈信号输出端、第二端耦接所述低电 压源、控制端耦接所述回馈信号输入端；其中每个驱动单元的载波信号输出端耦接下一级驱动单元的信号输入端，回馈信号输 入端耦接下两级驱动单元的输出信号端。
10.根据权利要求9所述的栅极驱动电路，其中所述多个串接的驱动单元的第一级驱 动单元的所述信号输入端接收起始信号作为所述第一级驱动单元的所述输入信号，所述起 始信号的脉冲宽度为第一宽度(W)，所述第一时钟信号与所述第二时钟信号的工作周期皆 为1/2、脉冲宽度也为所述第一宽度(W)，所述第二时钟信号落后所述第一时钟信号一个所 述第一宽度(W)的时间差，且所述第一时钟信号与所述起始信号同步。
11.根据权利要求9所述的栅极驱动电路，共只包括所述第一时钟信号与所述第二时 钟信号。
12.根据权利要求10所述的栅极驱动电路，其中每个驱动单元的所述输出信号的脉冲 宽度为第二宽度OW)，且所述第二宽度为所述第一宽度(W)的两倍，且相邻的两驱动单元 的输出信号的脉冲有一部分彼此重叠。
13.根据权利要求10所述的栅极驱动电路，所述第一驱动单元的输出信号与所述起始 信号的脉冲的重叠部分的宽度为所述第一宽度。
14.根据权利要求9所述的栅极驱动电路，其中所述第一开关与所述第三开关的尺寸 大于所述第二开关与所述第四开关的尺寸，尺寸相差达数十倍至百倍。
15.根据权利要求10所述的栅极驱动电路，其中每个驱动单元输出的载波信号落后所 述驱动单元所接收的输入信号一个所述第一宽度(W)的时间差，且每个驱动单元的输出信 号，其脉冲宽度为所述第一宽度(W)的两倍，且落后前一驱动单元的输出信号一个所述第 一宽度(W)的时间差。
16.一种栅极驱动电路，包括多个串接的驱动单元，每个驱动单元包括 信号输入端，接收输入信号；回馈信号输入端，接收回馈信号； 信号输出端，输出输出信号，以驱动一列像素；第一开关，其第一端耦接时钟信号、第二端耦接一节点与所述信号输出端、控制端耦接 所述信号输入端；第二开关，其第一端耦接所述节点与所述信号输出端、第二端耦接低电压源、控制端耦 接所述回馈信号输入端；其中每个驱动单元的信号输出端耦接下一级驱动单元的信号输入端，回馈信号输入端 耦接下两级驱动单元的输出信号端。
17.根据权利要求16所述的栅极驱动电路，其中所述多个串接的驱动单元的第一级驱 动单元的信号输入端接收起始信号作为所述第一级驱动单元的所述输入信号，所述起始信 号的脉冲宽度为第一宽度(W)，所述时钟信号的工作周期为1/2、脉冲宽度也为所述第一宽 度(W)，且所述时钟信号与所述起始信号同步。
18.根据权利要求17所述的栅极驱动电路，共只包括两个时钟信号，其彼此间具有一 个所述第一宽度(W)的时间差，且每个驱动单元接收所述两个时钟信号的其中之一作为各 自的所述时钟信号，且相邻两驱动单元接收不同的时钟信号。
19.根据权利要求17所述的栅极驱动电路，其中每个驱动单元的所述输出信号的脉冲 宽度为第二宽度OW)，所述第二宽度为所述第一宽度(W)的两倍，任意两相邻的驱动单元 的输出信号的脉冲有一部分彼此重叠，且所述第一驱动单元的输出信号与所述起始信号的 脉冲有一部分彼此重叠。
20.根据权利要求17所述的栅极驱动电路，其中每个驱动单元的输出信号，其脉冲宽 度为所述第一宽度(W)的两倍，且落后前一驱动单元的输出信号一个所述第一宽度(W)的 时间差。
21.一种栅极驱动电路，包括多个串接的驱动单元，每个驱动单元包括信号输入端，接收输入信号；回馈信号输入端，接收回馈信号；信号输出端，输出输出信号，以驱动一列像素；第一开关，其第一端与控制端共同耦接所述输入信号端、第二端耦接节点；第二开关，其第一端耦接时钟信号、第二端耦接所述信号输出端、控制端耦接所述节 点；以及第三开关，其第一端耦接所述节点、第二端耦接低电压源、控制端耦接所述回馈信号输 入端；其中每个驱动单元的信号输出端耦接下一级驱动单元的信号输入端，回馈信号输入端 耦接下三级驱动单元的输出信号端。
22.根据权利要求21所述的栅极驱动电路，其中所述多个串接的驱动单元的第一级 驱动单元的信号输入端接收起始信号作为所述第一驱动单元的所述输入信号，所述起始信 号的脉冲宽度为第一宽度(W)，所述时钟信号的工作周期为2/3、脉冲宽度为所述第一宽度 (W)的两倍，且所述起始信号与所述时钟信号同步。
23.根据权利要求22所述的栅极驱动电路，其中每个驱动单元的所述输出信号的脉冲 宽度为第一宽度(W)的两倍，任意两相邻的驱动单元的输出信号的脉冲彼此部分重叠，且 所述第一驱动单元的输出信号与所述起始信号的脉冲重叠部分的宽度为所述第一宽度。
24.根据权利要求22所述的栅极驱动电路，共只包括两个时钟信号，其彼此间具有一 个所述第一宽度(W)的时间差，且每个驱动单元接收所述两个时钟信号的其中之一作为各 自的所述时钟信号，且相邻两驱动单元接收不同的时钟信号。
25.根据权利要求22所述的栅极驱动电路，其中每个驱动单元的输出信号，其脉冲宽 度为所述第一宽度(W)的两倍，且落后前一驱动单元的输出信号一个所述第一宽度(W)的 时间差。
26.根据权利要求22所述的栅极驱动电路，所述节点的信号的脉冲宽度为所述第一宽度的三倍。
27.一种栅极驱动电路，包括多个串接的驱动单元，每个驱动单元包括 信号输入端，接收输入信号；信号输出端，输出输出信号，以驱动一列像素；第一开关，其第一端耦接所述信号输入端、第二端耦接节点、控制端耦接第一时钟信号；第二开关，其第一端耦接一第二时钟信号、第二端耦接所述信号输出端、控制端耦接所 述节点；其中每个驱动单元的信号输出端耦接下一级驱动单元的信号输入端。
28.根据权利要求27所述的栅极驱动电路，其中所述多个串接的驱动单元的第一级驱 动单元的所述信号输入端接收起始信号作为所述第一级驱动单元的所述输入信号，所述起 始信号的脉冲宽度为第一宽度(W)，所述第一时钟信号的工作周期为1/3、脉冲宽度也为所 述第一宽度(W)，所述第二时钟信号的工作周期为2/3、脉冲宽度为所述第一宽度(W)的两 倍，所述起始信号与所述第一时钟信号与所述第二时钟信号同步。
29.根据权利要求观所述的栅极驱动电路，所述第一时钟信号与所述第二时钟信号的 脉冲彼此部分重叠，且所述重叠部分的宽度为所述第一宽度。
30.根据权利要求观所述的栅极驱动电路，其中每个驱动单元的所述输出信号的脉 冲宽度为第一宽度(W)的两倍，任意两相邻的驱动单元的输出信号的脉冲有一部分彼此重 叠，且所述第一驱动单元的输出信号与所述起始信号的脉冲的重叠部分的宽度为所述第一 宽度。
31.根据权利要求观所述的栅极驱动电路，所述节点的信号的脉冲宽度为所述第一宽度的三倍。
32.根据权利要求27所述的栅极驱动电路，共包括第一组和第二组时钟信号，其中每 一组时钟信号各包括三个时钟信号，所述第一组时钟信号的脉冲宽度为所述第一宽度，而 所述第二组时钟信号的脉冲宽度为所述第一宽度的两倍，而每个驱动单元仅接收所述第一 组时钟信号的其中之一与所述第二组时钟信号的其中之一，分别作为各自的所述第一与所 述第二时钟信号，且两相邻驱动单元接收不同的时钟信号。
33.根据权利要求观所述的栅极驱动电路，其中每个驱动单元的输出信号，其脉冲宽 度为所述第一宽度(W)的两倍，且落后前一驱动单元的输出信号一个所述第一宽度(W)的 时间差。
全文摘要
一种液晶显示器的栅极驱动电路，包括多个驱动单元，每个驱动单元接收输入信号并产生输出信号或者载波信号作为下一级驱动单元的输入信号。每个驱动单元的输出信号用于驱动一列像素，其驱动时间延长为两个脉冲宽度，并且，利用降低时钟信号的数目与时钟以达到省电的目的。
文档编号G02F1/133GK102062962SQ200910206420
公开日2011年5月18日 申请日期2009年11月12日 优先权日2009年11月12日
发明者陈彦州 申请人:瀚宇彩晶股份有限公司