改善高深宽比图形不一致和提高光刻胶形貌陡度的方法与流程

本发明涉及半导体集成电路设计、测试和制造领域对版图数据的处理技术,具体属于一种改善高深宽比图形不一致和提高光刻胶形貌陡度的方法。

背景技术：

当前，大规模集成电路普遍采用光刻系统进行制造。光刻系统主要包括照明部分、掩膜部分、投影部分及硅片部分四个系统。如图1所示，光源发出的光线经过聚光器聚焦后入射至掩膜版，掩膜版的开口部分透光，经过掩膜版后，光线经投影部分(孔和透镜)入射至涂有光刻胶的硅片上，这样掩膜图形就复制到硅片上。

目前，有深宽比超过6:1的光刻胶，更甚者深宽比高达10:1，该层次的用途之一是像素区的隔离，当像素区离子注入剂量越大，器件的功能就会越强，同时，该层次也是沿着”摩尔定律”发展的代表层次。业界推动的三个主要方向包括像素尺寸缩小、特征尺寸(criticaldimension，简称cd)缩小和光刻胶加厚。在实际的版图设计中，光刻胶分布是一种重复性很高的版图设计，这部分图形的光学临近修正(opticalproximitycorrection，简称opc)的理想状态是保持高度一致性，这样成像效果才能达到最佳。然而，实际操作过程中，我们不仅无法达到这样的要求，而且这类图形之间的差异性还不小。

原因在于，在厚度较大(深度较深)的光刻胶中，上部的光刻胶对光能的吸收较大，底部的光刻胶不能得到充分地曝光，所以一般采用反复曝光的方法获得高深宽比图形。而且，在显影过程中，显影的速率随深度的变化较大，而且底部的显影液不能得到及时更新，导致底部的光刻胶无法和新鲜的显影液接触，因此光刻图形的一致性较差。

另外，掩膜版到光刻胶表面的距离、掩膜版的线宽和入射光的角度对光刻胶的光场都有着重要的影响。一方面，随着光刻胶厚度的增加，光在光刻胶内部发生显著的衍射效应，另一方面，由于光刻胶厚度不均匀，而且在光刻胶底部的折射率不同，所以还会发生反射的现象，因此，光刻胶内部的光场是相干叠加和非相干叠加的。双重曝光可能带来的问题是光刻胶的形貌不够陡直，光刻胶顶部形貌损失较多，如图2所示。

一般来说，一张较暗的照片配上一张光源充足的照片可以更好的突出照片的主体，如果两张照片都很亮的话，会容易使照片失去重点。所以在拍摄多重曝光的时候，一定要注意在第一张照片上预留暗位。透光一半，可以将第一张虚化掉作为背景，以配合第二张清晰的主体，这样就可以做出一张对比感强的多重曝光了。

图3a、图3b所示分别为典型的薄光刻胶和厚光刻胶的透光率曲线图，由图3a、图3b可知，随着曝光时间(exposuretime)的增大，透光率(transmittance)也逐渐增大，当光刻胶完全曝光后，其透光率保持为稳定值，此时化学反应基本上结束。而随着光刻胶厚度的增加，光刻胶在曝光结束时的透光率在减小。由于曝光光源在光刻胶的化学反应中强度值有限，因此当光刻胶的厚度超过一定值时，在曝光的初始一段时间内光刻胶的透过率不变，如图3b所示。

在实际的工艺处理中，厚光刻胶还存在着分布不均匀的问题，而且工艺条件的差异使这种分布非均匀性进一步增大，这就导致在实际设计和工艺中对于不同厚度的光刻胶采用恒定不变的曝光参数根本不可行。因此需要建立一套随光刻胶的厚度变化而变化的光刻胶模型，更加准确地计算光刻胶内部的感光化合物pac(photoactivecompound)浓度分布。

此外，传统的版图处理流程中，测试和仿真过程中对硅片上实际可能发生的图形损失考虑不足，最终可能导致的结果是硅片上的设计图形并不是设计者想要的图形，甚至导致电路无法正常工作的情况发生。而在半导体的实际制造过程中，光刻工艺会遇到圆角化问题，刻蚀工艺受到微观负载效应microloading和宏观负载效应macroloading效应的影响可能导致硅片上形成的最终图形与客户的设计图形相差较大。而在化学机械研磨(cmp)过程中，由于研磨液的选择比、研磨盘压力、产品表面形貌等变化，使得cmp之后的芯片表面并不能达到完全的平坦化，而是存在拓扑起伏。过大的介质碟形和介质侵蚀同样对光刻工艺窗口造成影响，对单个曝光区域(shot)内的影响尤为明显。因此，将这些步骤关联起来建立新的opc模型来改善光刻的特征尺寸cd均一性显得尤为重要。

技术实现要素：

本发明要解决的技术问题是提供一种改善高深宽比图形不一致和提高光刻胶形貌陡度的方法，可以解决厚光刻胶曝光形貌不陡直以及高深宽比的图形一致性较差的问题。

为了解决上述技术问题，本发明提供的改善高深宽比图形不一致和提高光刻胶形貌陡度的方法，主要包括：

(1)读入初始gds文件中所有层次版图原始设计数据和特定图形的具体所在位置；

(2)根据该层次与其它参考层次的位置信息，确定最小的设计单元，从而得出需要添加的dummy图形和sraf图形的大小和位置，同时利用已有的opc模型进行opc计算修正；

(3)进行掩膜版mask制作；

(4)在光刻工艺中采用双重曝光的方法；

(5)在显影工艺中采用双重显影的方法。

进一步的，在步骤(1)中，从gds文件中读入的信息包括各个工艺层次的数据、特定器件的标示和特定区域的长、宽、面积以及特定区域的中心位置和过渡区域。

进一步的，在步骤(2)中，读入关键层信息，筛选出含有重复单元的位置，并与标注出来的特定区域进行比对，确定过渡区域的大小和范围。更进一步的，筛选出含有重复单元的位置是指通过图形比对和数据层次参考的方式确定出最底层的设计单元大小。

进一步的，在步骤(2)中添加的dummy图形和sraf图形用于保证特定区域的边缘区域与中心位置以及过渡区域有着不一样的光强。

进一步的，步骤(2)中的所述opc模型是掩膜版上同样的设计尺寸经曝光在晶片上形成的图形尺寸和特征尺寸随着掩膜版和特定区域中心位置的距离远近以及和边缘区域距离远近而变化的opc修正模型，其与光刻胶的厚度和显影时间以及衬底的材料和形貌也相关。更进一步的，所述opc模型的建立需要收集的信息包括光刻胶在特定区域的厚度以及曝光显影后在特定区域的特征尺寸，并将特定区域的长、宽和面积、中心位置建立关联置信度模型。

进一步的，步骤(2)中进行的opc计算包括电路版图设计规则ebrule的计算、需要添加的dummy图形和sraf图形的大小和位置的计算以及opc通常的规则和模型的计算。更进一步的，opc修正后进行检查时，将要检查的线宽和孔的大小依据不同的目标值来设定，所述目标值取决于工艺能力的补偿值。

进一步的，在步骤(3)中，掩膜版采用交替型移相掩膜。较佳的，所述掩膜版采用的是透光率为0.1％～30％的半透明材料。

进一步的，在步骤(4)中，第一次曝光的能量低于第二次的曝光能量，两次曝光用的数值孔径不同，且第一次曝光采用的数值孔径大于第二次曝光的数值孔径。

进一步的，在步骤(5)中，双重显影的方法包括先采用正常的显影程序，然后进行去离子纯水冲洗，接着进行显影，再进行去离子纯水冲洗，最后进行热烘。较佳的，显影时间为10～300秒，去离子纯水冲洗时间为10～300秒，曝光后热烘peb时间为10～500秒。

本发明提供的改善高深宽比图形不一致和提高光刻胶形貌陡度的方法，通过读入集成电路的版图数据、插入sraf图形和dummy图形、进行opc计算修正、光刻工艺中使用psm和双重曝光、显影工艺中使用双重显影等步骤来优化图形转移中的光刻胶形貌，最终实现图形一致的目标。该方法可以和现有的版图处理方法兼容，将现有的eda软件集成在一个平台上，从而能够准确地实现设计者的意图，得到相对陡直的光刻胶形貌和特定区域一致性较强的高深宽比结构图形。

附图说明

图1为光刻系统的组成示意图；

图2为双重曝光导致光刻胶的形貌不陡直且顶部形貌损失较多的效果示意图；

图3a为薄光刻胶的透光率曲线图，其中横坐标为曝光时间exposuretime(s)，纵坐标为透光率transmittance；

图3b为厚光刻胶的透光率曲线图，其中横坐标为曝光时间exposuretime(s)，纵坐标为透光率transmittance；

图4为芯片生产的流程图；

图5为eda软件处理的流程图；

图6为采用本发明的方法的光刻胶形貌图；

图7为本发明的流程图。

具体实施方式

本发明提供一种版图处理方法，将集成电路的设计、仿真、制造等问题协同优化,同时可以大幅提高合成和测试仿真的精确度。以下所述的本发明实例处理版图的改进方法不但可以提高集成电路的可制造性，而且也将使电路的仿真，测试以及物理验证能够更加准确有效。以下结合附图对本发明做进一步的说明。

图4所示为集成电路从设计到制造完成的各个阶段，其中芯片生成的流程通常包括以下步骤：

步骤201，产品想法；

步骤202，eda(electronicsdesignautomation，即电子设计自动化)软件处理；

步骤203，流片验证；

步骤204，集成电路制造；

步骤205，集成电路封装和测试；

步骤206，芯片。

一般情况下，利用eda软件来实现产品的想法，一旦设计方案确定，后续就需要流片来验证该设计的各个功能，验证环节包含硅片制造和集成电路工艺处理、封装、测试和组装等，从而产生最终的产品。

图5所示为集成电路设计中利用eda软件辅助设计的一般流程(实际设计者在设计时可能和图5的步骤顺序不同)，包括如下步骤：

步骤301，系统设计，就是使用eda软件描述设计者想要实现的功能，这一步骤可以使用synopsys公司的designware；

步骤302，逻辑设计和功能验证，设计中可以使用eda软件来编写系统中的子模块和verilog代码,并且检验设计功能的完备性和准确性，这一步骤中可以使用synopsys公司的designware；

步骤303，合成和测试仿真，设计中可以使用eda软件来将逻辑设计和功能验证所写的verilog代码转化为网表，并且可以设计用于检查成品芯片的功能的测试程序，这一步骤可以使用synopsys公司的designcomplier；

步骤304，网表验证，设计中可以使用eda软件来验证合成和测试仿真步骤中产生的网表的时序正确性与否，以及网表与verilog代码的对应性是否正确，这一步骤可以使用synopsys公司的vcs；

步骤305，设计规划，设计中可以使用eda软件构造芯片的整个平面图和顶层布线，这一步骤中可以使用synopsys公司的iccomplier；

步骤306，物理实施，设计中可以使用eda软件对电路元件的布局和连线进行最优的处理，这一步骤可以使用synopsys公司的iccomplier；

步骤307，分析和提取，设计中可以使用eda软件验证晶体管级电路功能，这一步骤可以使用synopsys公司的primetime；

步骤308，物理验证，设计中可以使用eda软件检验电路的正确性和可制造性，这一步骤可以使用synopsys公司的hercules；

步骤309，opc版图处理或者是图形增强，设计中可以使用eda软件改变电路布局的几何形状，从而提高芯片的可制造性，这一步骤可以使用例如mentorgraphics公司的calibre；

步骤310，掩膜版数据预备，设计中可以使用eda软件将客户数据转换成掩膜版数据，这一步骤可以使用synopsys公司的cats。

传统的版图处理流程是按顺序处理的，每个环节之间缺乏应有的关联，这就导致在测试和仿真过程中对晶片上发生图形损失的实际情况考虑不足，最终可能出现晶片上的设计图形与设计者想要的结果出入较大，甚至出现电路无法工作的情况。同时，在实际的半导体制造过程中，光刻工艺可能遇到圆角化问题，刻蚀工艺可能因microloading和macroloading效应的影响导致在晶片上的最终图形与客户的设计图形相差较多。在cmp过程中，由于研磨液的选择比、研磨盘压力、产品表面形貌等变化，cmp之后的芯片表面可能存在拓扑起伏，过大的介质碟形和介质侵蚀同样对光刻工艺窗口造成影响，对单个曝光区域(shot)内的影响尤为明显。因此，将这些步骤关联起来建立新的opc模型来改善光刻的特征尺寸cd均一性显得尤为重要。

另外，在实际的工艺处理过程中，厚光刻胶不但存在光刻图形一致性较差、曝光后光刻胶顶部形貌损失较多不够陡直的缺陷，而且还存在着非均匀的分布，而且工艺条件的差异进一步增大了这种非均匀性，这将导致曝光参数对于不同厚度光刻胶不再恒定不变。

本发明提供的改善高深宽比图形不一致和提高光刻胶形貌陡度的方法通过优化opc模型+两次曝光+两次显影可以改善光刻胶的形貌以及单个曝光区域shot内的特征尺寸cd均一性,而且可以和现有的版图处理方法兼容，将现有的eda软件集成在一个平台上，从而能够准确地实现设计者的意图，获得较好的光刻工艺形貌和较高的opc精度。其中，包括读入集成电路的版图数据、进行sraf图形(sub-resolutionassistantfeature，亚分辨率辅助图形)和dummy图形(ic版图中除了要体现电路的逻辑或功能确保电路匹配lvs验证正确外，为了减少中间过程中的偏差而增加的与lvs无关的图形)的插入，同时进行opc计算修正，在光刻工艺步骤中使用相移掩膜(phaseshiftmask，简称psm)和双重曝光、双重显影的办法来优化图形转移中的光刻胶形貌，最终实现图形一致的目标。

下面对本发明的改善高深宽比图形不一致和提高光刻胶形貌陡度的方法进行详细说明，主要包括以下处理步骤：

1、读入初始gds(graphicdatastream，简称图形数据流)文件中所有层次版图原始设计数据和特定图形的具体所在位置。

通常采用的是eda软件，如mentor的版图处理工具calibre等；具体地，可以根据要求自动识别各个工艺层次的数据和特定器件(例如sram、flash、i/o等器件)的标示，可以计算特定区域的长、宽、面积等信息以及完成对特定区域的中心位置和过渡区域的指定，所述特定区域可以是客户标识的区域，其与特定器件可以发生重叠，也可以没有重叠。

上述gds文件是以二进制形式存储集成电路版图布局的数据流文件，gds文件包括层次结构，层次结构包括顶层单元以及非顶层单元，顶层单元和非顶层单元中还包括图形层和标签，其中图形层可以是半导体器件中的有源区、硅栅、金属层、通孔等，而标签是一种文本数据，通过标签来标识端口名称，一个端口就是一个单元用于和别的单元相连接的金属。

2、根据高深宽比层次与其它参考层次(如有源区aa/栅极pl等层次)的位置信息，确定最小的设计单元，从而得出需要添加的dummy图形和sraf图形的大小和位置，同时利用已有的opc模型进行opc计算修正。

具体来说，读入关键层(包括高深宽比层次，以及在工艺中有可能对高深宽比层次产生影响的所有层次)信息，筛选出含有重复单元的位置，并与标注出来的特定区域进行比对，确定过渡区域的大小和范围；其中，筛选出含有重复单元的位置是指特定器件中最小子单元信息，即最底层的数据单元，通过图形比对和数据层次参考的方式确定出最底层的设计单元大小。

在不影响电路的情况下，优先添加dummy图形，如果影响电路功能则可以添加svrf(standardverificationruleformat)图形。添加的dummy图形和sraf图形主要用于保证特定区域的边缘区域与中心位置以及过渡区域有着不一样的光强，所述dummy图形和sraf图形不在晶片上形成有效图形，而且最终可以在晶片上有较高的图形一致性，同时又不影响电路本身的设计性能。

已有的opc模型指的是掩膜版上同样的设计尺寸经曝光在晶片上形成的图形尺寸和特征尺寸随着掩膜版和特定区域中心位置的距离远近以及和边缘区域距离远近而发生变化的opc修正模型，该模型的建模方法是opc模型的内容之一。该模型也与光刻胶的厚度和显影时间以及衬底的材料和形貌相关。opc模型是基于cmp之后的模型、光刻胶厚度模型、光刻胶显影后的模型而生成的专用模型。

opc模型的建立需要收集光刻胶在特定区域的厚度以及曝光显影后在特定区域的特征尺寸等信息，opc修正模型还需要用分别两个单独na建立的模型和双重曝光模型建立关联置信度模型，使模型更精准。关联置信度模型根据特定区域的长、宽和面积、中心位置建立，这是opc模型的内容之一。

opc模型是以光刻胶厚度在不同区域的分布规律以及显影结果的规律建立的经验值模型，在特定区域的中心位置与边缘区域有较大的差异，经opc计算修正(先利用opc模型计算，再利用关联置信度模型调整)后在晶片的特定区域(如sram或flash)的重复图形曝光后一致性较强。

opc计算修正后需要进一步检查所做修正是否正确，检查时需要将要检查的线宽和孔的大小依据不同的目标值来设定，即按照同一设计值但不同的目标值来设定，该目标值取决于工艺能力的补偿值，该补偿值是一个经验值。

opc计算过程包括计算电路版图设计规则ebrule、寻找最新的设计单元并计算出过渡区域和中心区域和边界区域、计算需要添加的dummy图形和sraf图形的大小和位置、数量等信息、根据opc模型算出opc的移动量以及opc通常的规则和模型的计算，这是opc模型的内容之一。

3、进行掩膜版mask制作，掩膜版mask为交替型移相掩膜，采用的材料是mosion等半透明材料(透光率0.1％～30％，较佳的是10％)，通过控制掩膜版(即mosion等半透明材料)的厚度让光从原来的相位转换180度，消除界面过渡区的光的干涉影响，因此可以提高光刻胶曝光后的形貌。

4、在厚度较大的光刻胶中，上面的光刻胶对光能的吸收较大，底部的光刻胶不能得到充分曝光，一般采用反复曝光的方法获得高深宽比图形，而我们在后续的光刻工艺中采用双重曝光的方法，其中第一次曝光的能量低于第二次的曝光能量，两次曝光用的数值孔径不同，第一次曝光采用的数值孔径大于第二次曝光的数值孔径。第一次曝光采用的数值孔径大于第二次曝光的数值孔径。第二次曝光时对sraf图形和dummy图形不敏感，对成像基本无帮助，但对sraf图形和dummy图形第一次成像帮助较大；同时，第一次曝光上预留的暗位(即透镜部分透光，一部分不透光)，可以保证顶部位置的图形解析度较强，在第二次曝光时光源充足并且可以更好地突出需要曝光的主体，以配合第二次曝光清晰。

5、在显影过程中显影的速率随深度的变化较大，而且底部的显影液不能得到及时更新，导致光刻胶无法和新鲜的显影液接触,在显影工艺中采用双重显影的方法，其中先采用正常的显影程序，然后进行去离子纯水冲洗，接着进行显影，最后进行去离子纯水冲洗，这样可以降低光刻胶缺陷，得到相对陡直的光刻胶形貌和特定区域一致性较强的高深宽比结构图形。显影工艺之后再进行热烘。而且，第二次显影后去离子纯水冲洗时间大于等于第一次显影后去离子纯水冲洗时间。

较佳的，显影时间为10～300秒，优选的是60秒，两次去离子纯水冲洗时间为10～300秒，优选的是30秒，peb(postexposurebaking，即显影后热烘)时间为10～500秒，优选的是240秒。

以上通过具体实施例对本发明进行了详细的说明，该实施例仅仅是本发明的较佳实施例，本发明并不局限于上述实施方式。在不脱离本发明原理的情况下，本领域的技术人员做出的等效置换和改进，均应视为在本发明所保护的技术范畴内。