薄膜晶体管阵列基板及液晶显示面板的制作方法

本发明涉及液晶显示技术领域，特别是涉及一种薄膜晶体管阵列基板及液晶显示面板。

背景技术

液晶显示面板具有画质好、体积小、重量轻、低驱动电压、低功耗、无辐射和制造成本相对较低的优点，在平板显示领域占主导地位。

现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶显示面板及背光模组。液晶显示面板的工作原理是在薄膜晶体管阵列基板与彩膜基板之间灌入液晶分子，并在两片基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。

阵列基板包括多条栅极线和数据线，相互垂直的多条栅极线和多条数据线形成了多个像素单元，且每个像素单元内均设置有薄膜晶体管、像素电极及存储电容等。当栅极线被驱动时，薄膜晶体管处于导通状态，对应的数据下送入灰阶电压信号并将其加载至像素电极，从而使得像素电极与公共电极之间产生相应的电场，液晶层中的液晶分子则在电场的作用下发生取向变化，以实现不同的图像显示。

现有液晶显示面板通常会发生串扰现象，如图4所示，由于串扰现象的存在，a区域和b区域存在明显的亮度差异。

技术实现要素：

本发明的目的是提供一种可改善串扰现象的薄膜晶体管阵列基板和液晶显示面板。

本发明实施例提供一种薄膜晶体管阵列基板，包括衬底、薄膜晶体管、公共电极和像素电极，所述薄膜晶体管、所述公共电极和所述像素电极设于所述衬底上，且所述公共电极和所述像素电极之间绝缘间隔设置，所述薄膜晶体管阵列基板还包括由扫描线和数据线限定形成多个像素单元，所述薄膜晶体管包括栅极、半导体层、源极和漏极，所述栅极设于所述衬底上，所述源极和所述漏极设于所述半导体层上并与所述半导体层接触，所述源极和所述漏极相互间隔设置，其中所述漏极与所述像素电极电性连接，所述栅极与所述扫描线电性连接，所述源极与所述数据线电性连接，每个像素单元的所述像素电极上开设有第一缺口和第二缺口，使得所述像素电极与靠近本像素单元第一侧的数据线的耦合电容与所述像素电极与靠近本像素单元第二侧的数据线的耦合电容基本相等。

优选地，所述第一缺口和所述第二缺口开设于所述像素电极的边缘处。

优选地，靠近所述像素单元的第一侧的所述数据线与所述第一缺口相邻，靠近所述像素单元的第二侧的所述数据线与所述第二缺口相邻，与每个像素单元内的所述源极电性连接的所述数据线靠近所述像素单元的第二侧，所述第二缺口的长度等于所述第一缺口的长度，且所述第一缺口的边缘与靠近第一侧的所述数据线之间的距离小于所述第二缺口的边缘与靠近第二侧的所述数据线之间的距离。

优选地，所述第一缺口的边缘与靠近第一侧的所述数据线之间的距离等于所述漏极与所述源极之间的距离，所述第一缺口的长度等于所述漏极与所述源极具有电容耦合作用位置的长度，所述第二缺口的边缘与所述数据线之间没有电容耦合作用。

优选地，所述第一缺口的边缘与靠近第一侧的所述数据线之间的距离小于所述漏极与所述源极之间的距离，所述第一缺口的长度等于所述漏极与所述源极具有电容耦合作用位置的长度，所述第二缺口的边缘与所述数据线之间存在电容耦合作用。

优选地，每一像素单元的所述薄膜晶体管设于靠近本像素单元内的所述像素电极的第一端的位置，所述第一缺口和所述第二缺口位于本像素单元内的所述像素电极的第一端。

本发明还提供一种薄膜晶体管阵列基板，包括衬底、薄膜晶体管、公共电极和像素电极，所述薄膜晶体管、所述公共电极和所述像素电极设于所述衬底上，且所述公共电极和所述像素电极之间绝缘间隔设置，所述薄膜晶体管阵列基板还包括由扫描线和数据线限定形成多个像素单元，所述薄膜晶体管包括栅极、半导体层、源极和漏极，所述栅极设于所述衬底上，所述源极和所述漏极设于所述半导体层上并与所述半导体层接触，所述源极和所述漏极相互间隔设置，其中所述漏极与所述像素电极电性连接，所述栅极与所述扫描线电性连接，所述源极与所述数据线电性连接，每个像素单元的所述像素电极上开设有第二缺口，使得所述像素电极与靠近本像素单元第一侧的所述数据线的耦合电容与所述像素电极与靠近本像素单元第二侧的所述数据线的耦合电容基本相等。

优选地，所述第二缺口开设于所述像素电极的边缘处。

优选地，每一像素单元的薄膜晶体管设于靠近本像素单元内的所述像素电极的第一端的位置，所述第二缺口位于本像素单元内的所述像素电极的第一端。

本发明实施例还提供一种液晶显示面板，包括上述薄膜晶体管阵列基板、彩膜基板及设于薄膜晶体管阵列基板与彩膜基板之间的液晶层。

本发明提供的薄膜晶体管阵列基板及液晶显示面板，通过在像素电极上开设缺口，那么整个像素电极与两侧数据线之间的耦合电容就基本相等了，从而使两侧数据线对像素电极的耦合电压基本相同，从而避免或减弱串扰现象。

附图说明

图1为一种薄膜晶体管阵列基板的剖视结构示意图；

图2为图1所示薄膜晶体管阵列基板的平面结构示意图；

图3为图1所示薄膜晶体管阵列基板的一个像素单元的平面示意图；

图4为图1所示薄膜晶体管阵列基板的数据线的驱动波形图；

图5为图1所示图1所示薄膜晶体管阵列基板串扰显示效果示意图；

图6为本发明第一实施例的薄膜晶体管阵列基板的剖视结构示意图；

图7为图6所示薄膜晶体管阵列基板的平面结构示意图；

图8为本发明第二实施例的薄膜晶体管阵列基板的剖视结构示意图图；

图9为本发明第三实施例的薄膜晶体管阵列基板的剖视结构示意图；

图10为本发明第四实施例的薄膜晶体管阵列基板的剖视结构示意图；

图11为本发明一实施例的液晶显示面板的结构示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术方式及功效，以下结合附图及实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。

如图1至图3所示，一种薄膜晶体管阵列基板包括衬底11、薄膜晶体管13、第一保护层15、公共电极16、第二保护层17和像素电极18，薄膜晶体管13设于衬底11上，第一保护层15覆盖于薄膜晶体管13上，公共电极16设于第一保护层15上，第二保护层17覆盖公共电极16，像素电极18设于第二保护层17上。该薄膜晶体管阵列基板还包括由扫描线19和数据线20限定形成多个像素单元p。薄膜晶体管13包括栅极132、半导体层134、源极136和漏极138，栅极132设于衬底11上，源极136和漏极138设于半导体层134上并与半导体层134接触，源极136和漏极138相互间隔设置，其中漏极138与像素电极18电性连接，栅极132与扫描线19电性连接，源极136与数据线20电性连接。薄膜晶体管13的栅极132上设有钝化层139，半导体层134设于该钝化层139上。

经过研究发现，由于像素电极16右侧薄膜晶体管附近在源极136与数据线20之间存在耦合电容，而左侧没有，因此像素电极16和左侧数据线20之间的耦合电容与像素电极16和右侧数据线20之间的耦合电容不同，从而会导致左右侧数据线对像素电极的耦合电压不同，从而导致串扰现象的出现。具体地，当数据线的驱动波形为图4所示波形时，像素电极与左侧数据线的耦合电容cdp＝0.66ff，像素电极与右侧数据线的耦合电容cdp＝0.78ff，左侧负极性数据线对像素电极的耦合电压v1＝(-4.28-(-1.86))*0.66/145＝-0.011伏(其中，145为像素单元内的存储电容)，右侧正极性数据线对像素电极的耦合电压v2＝(4.32-1.92)*0.78/145＝-0.013伏(其中，145为像素单元内的存储电容)，v1和v2相差了2mv，因此导致了串扰现象的出现。串扰现象产生时图像显示效果请参阅图5，a区和b区有面向的亮度差异。

第一实施例

图6为本发明第一实施例的薄膜晶体管阵列基板的剖面结构示意图；图7为图6所示薄膜晶体管阵列基板的平面结构示意图。如图5和图6所示，本实施例中，薄膜晶体管阵列基板包括衬底31、薄膜晶体管33、第一保护层35、公共电极36、第二保护层37和像素电极38，薄膜晶体管33设于衬底31上，第一保护层35覆盖于薄膜晶体管33上，公共电极36设于第一保护层35上，第二保护层37覆盖公共电极36，像素电极38设于第二保护层37上。该薄膜晶体管阵列基板还包括由扫描线39和数据线403限定形成多个像素单元p，每个像素单元p内设有一个像素电极38和一个薄膜晶体管33。薄膜晶体管33包括栅极332、半导体层334、源极336和漏极338，栅极332设于衬底31上，源极336和漏极338设于半导体层334上并与半导体层334接触，源极336和漏极338相互间隔设置，其中漏极338与像素电极38电性连接，栅极332与扫描线39电性连接，源极336与数据线40电性连接。薄膜晶体管的栅极332上设有钝化层339，半导体层334设于该钝化层339上。具体地，每个像素单元p内的像素电极38通过接触孔与本像素单元p内对应的漏极338电性连接。

本实施例中，每一像素单元p的薄膜晶体管设于靠近本像素单元p内的像素电极38的第一端的位置，本像素单元p内的像素电极38的第一端的第一侧开设有第一缺口382，与第一侧相对的第二侧开设有第二缺口384，且第一缺口382的边缘与靠近第一侧的数据线40之间的距离w1等于漏极338与源极336之间的距离w2(w2即薄膜晶体管的沟道的宽度)，第一缺口382的长度l1等于漏极338与源极336具有电容耦合作用位置的长度l2，第二缺口384的边缘与靠近第二侧的数据线40之间的距离w3较大使得第二缺口384的边缘与数据线40之间没有电容耦合作用，第一缺口382的边缘与靠近第一侧的数据线40之间的距离w1小于第二缺口384的边缘与靠近第二侧的数据线40之间的距离w3，第二缺口384的长度l3等于第一缺口382的长度l1。

通过在像素电极38上开设第一缺口382和第二缺口384，使得第一缺口382的边缘与靠近第一侧的数据线40之间的耦合电容刚好等于源极336与漏极338之间耦合电容，而第二缺口384的设置使得像素电极38的第二侧与数据线40的耦合电容减小，也就是说图6中i处的耦合电容等于ii处的耦合电容，iii处的耦合电容基本为0，那么整个像素电极38与两侧数据线40之间的耦合电容就基本相等了，从而使左右侧数据线40对像素电极38的耦合电压基本相同，从而避免或减弱串扰现象。具体地，像素电极38与左侧数据线40的耦合电容cdp＝0.75ff，像素电极38与右侧数据线40的耦合电容cdp＝0.78ff，左侧负极性数据线40对像素电极38的耦合电压

v3＝(-4.28-(-1.86))*0.75/145＝-0.0125伏(其中，145为像素单元内的存储电容)，右侧正极性数据线40对像素电极38的耦合电压

v4＝(4.32-1.92)*0.78/145＝-0.013伏(其中，145为像素单元内的存储电容)，v3和v4仅相差了0.5mv，大大减弱了串扰现象。

本实施例中，由于第一缺口382的边缘与靠近第一侧的数据线40之间的距离w1等于漏极338与源极336之间的距离w2，第一缺口382的长度l1等于漏极338与源极336具有电容耦合作用位置的长度l2，第二缺口384的边缘与靠近第二侧的数据线40之间的距离w3使得第二缺口384的边缘与数据线40之间没有电容耦合作用，第一缺口382的边缘与靠近第一侧的数据线40之间的距离w1小于第二缺口384的边缘与靠近第二侧的数据线40之间的距离w3，因此可以很准确地控制i处、ii处和iii处的耦合电容的大小，可较为方便地控制好制造过程中的耦合电容大小，保证对串扰现象的控制效果。

在其他实施例中，第一缺口382可由多个子缺口组成，第二缺口384也可由多个子缺口组成，只需其总尺寸满足相关要求。

第二实施例

如图8所示，第二实施例的薄膜晶体管阵列基板与第一实施例的薄膜晶体管阵列基板的结构基本相似，区别在于，第二实施例的像素电极38上仅开设第二缺口384，未开设第一缺口382，通过开设第二缺口384减小像素电极38第二侧的耦合电容，且使减小的耦合电容基本等于源极336与漏极338之间耦合电容即可。

第三实施例

如图9所示，第三实施例的薄膜晶体管阵列基板与第一实施例的薄膜晶体管阵列基板的结构基本相似，区别在于，第三实施例的像素电极38上开设的第一缺口382和第二缺口384的尺寸与第一实施例不同，第一缺口382的边缘与靠近第一侧的数据线40之间的距离w1小于漏极338与源极336之间的距离w2，第一缺口382的长度l1等于漏极338与源极336具有电容耦合作用位置的长度l2，第二缺口384的边缘与数据线40之间存在电容耦合作用，第一缺口382的边缘与靠近第一侧的数据线40之间的距离w1小于第二缺口384的边缘与靠近第二侧的数据线40之间的距离w3，第二缺口384的长度l3等于第一缺口382的长度l1。这样，i处的耦合电容大于ii处的耦合电容，且iii处的耦合电容基本相当于i处和ii处的耦合电容之差。相比第一实施例，本实施例对耦合电容的大小较难控制，可通过实验获得较佳的第一缺口382和第二缺口384的尺寸。

第四实施例

如图10所示，第四实施例的薄膜晶体管阵列基板与第一实施例的薄膜晶体管阵列基板的结构基本相似，区别在于，第四实施例的像素电极38上开设的第一缺口382和第二缺口384的位置与第一实施例不同，本实施例中，第一缺口382和第二缺口384开设于像素电极38的与第一端相对的第二端。可以理解，第一缺口382和第二缺口384还可开设于像素电极38的中部，也就是说，第一缺口382和第二缺口384在第一侧和第二侧的位置不受限制。

第五实施例

如图11所示，本发明还公开一种液晶显示面板，其包括上述薄膜晶体管阵列基板、彩膜基板50及设于薄膜晶体管阵列基板与彩膜基板50之间的液晶层70。

以上仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。