向，且约束光场的所述脊型波导的折射率被调制。
[0014]附图的简要说明
[0015]附图用于提供对本发明的进一步理解，并被并入作为本说明书的一部分，示出本发明的实施例并与文字描述一起用于解释本发明的原理。附图可不必是成比例的，以便更好地描述图示主题的特定特征。
[0016]图1是根据本发明一个实施例的硅基脊型波导调制器光电结构的剖视图。
[0017]图2是根据本发明一个实施例的光电器件制造工艺流程图。
[0018]图3是根据本发明另一个实施例的光电器件制造工艺流程图。
[0019]图4是根据本发明另一个实施例的硅基脊型波导调制器光电结构的剖视图。
[0020]图5是根据本发明一个实施例的光电器件制造工艺流程图。
[0021]图6是根据本发明的一个实施例的马赫-曾德干涉仪的示意图。
【具体实施方式】
[0022]图1示出了根据本发明一个实施例的硅基脊型波导调制器100的光电结构的剖视图。硅基脊型波导调制器100可在光电器件中实现。
[0023]参考图1，硅基脊型波导调制器100可包括第一顶部硅层120、第二顶部硅层130和薄栅介质层140。第一顶部硅层120可包括第一掺杂区122，其至少部分地用第一导电型掺杂剂进行掺杂，如N型掺杂剂。例如，第一掺杂区122可为N+区。第二顶部硅层130可包括第二掺杂区132，其至少部分地用第二导电型掺杂剂进行掺杂，如P型掺杂剂。例如，第二掺杂区132可为P+区。第二顶部硅层130的第二掺杂区132的至少部分恰好在第一顶部硅层120的第一掺杂区122的上方。薄栅介质层140可设于第一顶部硅层120和第二顶部硅层130之间。薄栅介质层140可包括与第一顶部硅层120接触的第一侧(如，图1中所示的顶面)和与第二顶部硅层130接触的第二侧(如，图1中所示的底面)。硅基脊型波导调制器100也可包括形成于第二顶部硅层130上的脊型波导(未示出)、形成于第一顶部硅层120上的第一电触头125和形成于第二顶部硅层130上的第二电触头135。硅基脊型波导调制器100还可包括形成于第二顶部硅层130和第二掺杂区132上的钝化层150。
[0024]工作时，当电信号施加到第一和第二电触头125、135时，硅基脊型波导调制器100中的自由载流子同时在薄栅介质层140的第一和第二侧上的第一顶部硅层120和第二顶部硅层130内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0025]在一些实施例中，第一顶部硅层120和第二顶部硅层130中的至少一个可由单晶硅制成。
[0026]图2是根据本发明一个实施例的图1中光电器件的制造工艺200的流程图。
[0027]工艺200可被用于制造图1中光电器件的硅基脊型波导调制器100。工艺200可包括许多操作步骤，包括但不限于图2中示出的那些。虽然图2中的操作步骤202-220以特定的顺序示出，但在各实施例中，操作步骤202-220中的某些步骤可能以不同于图2中示出的顺序执行。此外，操作步骤202-220中的某些步骤可并行执行，不必如图2所示的那样串行地执行。为说明性目的，以下对工艺200的描述参考图1中硅基脊型波导调制器100。
[0028]在操作步骤202中，工艺200可包含制备第一绝缘体上硅(SOI)晶片110，其包括第一娃衬底112、第一埋氧层(BOX) 114和形成于第一埋氧层114上方的第一顶部娃层120。
[0029]在操作步骤204中，工艺200可包含执行第一离子注入工艺，以在第一顶部硅层120中形成第一掺杂区122。第一掺杂区可至少部分地用第一导电型掺杂剂进行掺杂，如N型掺杂剂。
[0030]在操作步骤206中，工艺200可包含执行热处理工艺，以在第一顶部硅层120上方形成第一薄热氧化介质层140。
[0031]在操作步骤208中，工艺200可包含制备第二SOI晶片(未示出)，其包括第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅层130。
[0032]在操作步骤210中，工艺200可包含执行晶圆键合工艺，以便随着第二顶部硅层130面对面地与薄介质层140键合，将第一 S0I晶片110和第二 S0I晶片结合。
[0033]在操作步骤212中，工艺200可包含执行研磨工艺和第一干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第一干法刻蚀工艺的阻挡层。
[0034]在操作步骤214中，工艺200可包含执行第二干法刻蚀工艺，以去除第二BOX层，将第二顶部硅层130用作第二干法刻蚀工艺的阻挡层。
[0035]在操作步骤216中，工艺200可包含执行第二离子注入工艺，以在第二顶部硅层130中形成第二掺杂区132。第二掺杂区可至少部分地用第二导电型掺杂剂进行掺杂，如P型掺杂剂。
[0036]在操作步骤218中，工艺200可包含执行第三干法刻蚀工艺，以在第二顶部硅层130上形成脊型波导(未示出)。
[0037]在操作步骤220中，工艺200可包含执行钝化工艺和金属化工艺，以在第一顶部硅层120上形成第一电触头125和在第二顶部硅层130上形成第二电触头135。
[0038]在至少一些实施例中，工艺200还包含在第二SOI晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺200还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片
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[0039]图3是根据本发明另一个实施例的图1中光电器件的制造工艺300的流程图。
[0040]工艺300可被用于制造图1中光电器件的硅基脊型波导调制器100。工艺300可包括许多操作步骤，包括但不限于图3中示出的那些。虽然图3中的操作步骤302-322以特定的顺序示出，但在各实施例中，操作步骤302-322中的某些步骤可能以不同于图3中示出的顺序执行。此外，操作步骤302-322中的某些步骤可并行执行，不必如图3所示的那样串行地执行。为说明性目的，以下对工艺300的描述参考图1中硅基脊型波导调制器100。
[0041 ]在操作步骤302中，工艺300可包含制备第一SOI晶片110，其包括第一硅衬底112、第一 BOX层114和形成于第一 BOX层114上方的第一顶部硅层120。
[0042]在操作步骤304中，工艺300可包含执行第一热处理工艺，以在第一顶部硅层120上方形成第一薄热氧化介质层140。
[0043]在操作步骤306中，工艺300可包含制备第二S0I晶片(未示出)，其具有第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅层130。
[0044]在操作步骤308中，工艺300可包含执行晶圆键合工艺，以便随着第二顶部硅层130面对面地与薄介质层140键合，将第一 S0I晶片110和第二 S0I晶片结合。
[0045]在操作步骤310中，工艺300可包含执行研磨工艺和第一干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第一干法刻蚀工艺的阻挡层。
[0046]在操作步骤312中，工艺300可包含执行第二干法刻蚀工艺，以去除第二BOX层，将第二顶部硅层130用作第二干法刻蚀工艺的阻挡层。
[0047]在操作步骤314中，工艺300可包含执行第三干法刻蚀工艺，以在第二顶部硅层130上形成脊型波导(未示出)。第二顶部硅层130的窗口区(未示出)可向下蚀刻到薄介质层140。
[0048]在操作步骤316中，工艺300可包含执行第一离子注入工艺，以通过窗口区将第一型，如N型，掺杂剂注入第一顶部硅层120。
[0049]在操作步骤318中，工艺300可包含执行第三热处理工艺，以引起第一型掺杂剂的横向扩散，在第一顶部硅层120中形成第一导电型区或第一掺杂区122。
[0050]在操作步骤320中，工艺300可包含执行第二离子注入工艺，以便用第二型，如P型，掺杂剂在第二顶部硅层130中形成第二导电型区或第二掺杂区132。[0051 ] 在操作步骤322中，工艺300可包含执行钝化工艺和金属化工艺，以在第一顶部硅层120上形成第一电触头125和在第二顶部硅层130上形成第二电触头135。
[0052]在至少一些实施例中，工艺300还包含在第二SOI晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺300还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片
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[0053]图4示出了根据本发明另一个实施例的硅基脊型波导调制器400的光电结构的剖视图。硅基脊型波导调制器400可在光电器件中实现。
[0054]参考图4，硅基脊型波导调制器400可包括第一顶部硅区