420、第二顶部硅区430、厚介质层416和薄栅介质层440。第一顶部硅区420可至少部分地掺杂，以呈现第一型导电性，如Ν型。例如，第一顶部硅区420可为Ν+区。厚介质层416可具有与第一顶部硅区420的厚度近似相同的厚度，且厚介质层416可充满第一顶部硅区420所在平面的任何剩余空间。第二顶部硅区430可至少部分地掺杂，以呈现第二型导电性，如Ρ型。例如，第二顶部硅区430可为Ρ+区。第二顶部硅区430可至少部分恰好在第一顶部硅区420的上方。薄栅介质层440可设于第一顶部硅区420和第二顶部硅区430之间。薄栅介质层440可包括与第一顶部硅区420接触的第一侧和与第二顶部硅区430接触的第二侧。硅基脊型波导调制器400也可包括形成于第二顶部硅区430上的脊型波导(未示出)、形成于第一顶部硅区420上的第一电触头425和形成于第二顶部硅区430上的第二电触头435。硅基脊型波导调制器400还可包括形成于第二顶部硅区430上的钝化层450。
[0055]工作时，当电信号施加到第一和第二电触头425、435时，硅基脊型波导调制器400中的自由载流子同时在薄栅介质层440的第一和第二侧上的第一顶部硅区420和第二顶部硅区430内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0056]在一些实施例中，第一顶部硅区420和第二顶部硅区430中的至少一个可由单晶硅制成。
[0057]图5是根据本发明一个实施例的图4中光电器件的制造工艺500的流程图。
[0058]工艺500可被用于制造图4中光电器件的硅基脊型波导调制器400。工艺500可包括许多操作步骤，包括但不限于图5中示出的那些。虽然图5中的操作步骤502-526以特定的顺序示出，但在各实施例中，操作步骤502-526中的某些步骤可能以不同于图5中示出的顺序执行。此外，操作步骤502-526中的某些步骤可并行执行，不必如图5所示的那样串行地执行。为说明性目的，以下对工艺500的描述参考图4中硅基脊型波导调制器400。
[0059]在操作步骤502中，工艺500可包含制备第一SOI晶片410，其包括第一硅衬底412、第一BOX层414和形成于第一BOX层414上方的第一顶部娃层(未不出)。
[0060]在操作步骤504中，工艺500可包含执行第一离子注入工艺，以在第一顶部硅层中形成第一掺杂区。第一掺杂区可至少部分地掺杂，以呈现第一型导电性，如N型。
[0061 ]在操作步骤506中，工艺500可包含执行第一干法刻蚀工艺，以将第一顶部硅层的部分向下蚀刻到第一 BOX层414，形成第一顶部硅区420，第一掺杂区的至少部分被保留。
[0062]在操作步骤508中，工艺500可包含执行厚介质沉积工艺，以形成厚介质层416，厚介质层416具有完全覆盖第一顶部硅区420的足够厚度。
[0063]在操作步骤510中，工艺500可包含执行CMP(化学机械抛光)工艺，以使厚介质层416平面化，去除厚介质层416位于第一顶部硅区420上方的部分。
[0064]在操作步骤512中，工艺500可包含执行第一热处理工艺，以在第一顶部硅区420上方形成第一薄热氧化介质层440。
[0065]在操作步骤514中，工艺500可包含制备第二SOI晶片(未示出)，其包括第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅区430。
[0066]在操作步骤516中，工艺500可包含执行晶圆键合工艺，以便随着第二顶部硅区430面对面地与薄介质层440键合，将第一 SOI晶片410和第二 SOI晶片结合。
[0067]在操作步骤518中，工艺500可包含执行研磨工艺和第二干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第二干法刻蚀工艺的阻挡层。
[0068]在操作步骤520中，工艺500可包含执行第三干法刻蚀工艺，以去除第二BOX层，将第二顶部硅区430用作第三干法刻蚀工艺的阻挡层。
[0069]在操作步骤522中，工艺500可包含执行第二离子注入工艺，以在第二顶部硅区430中形成第二掺杂区432。第二掺杂区432可至少部分地掺杂，以呈现第二型导电性，如P型。第二掺杂区432可至少部分地恰好位于第一顶部硅区420的第一掺杂区上方。
[0070]在操作步骤524中，工艺500可包含执行第四干法刻蚀工艺，以在第二顶部硅区430上形成脊型波导(未示出)。
[0071]在操作步骤526中，工艺500可包含执行钝化工艺和金属化工艺，以在第一顶部硅区420上形成第一电触头425和在第二顶部硅区430上形成第二电触头435。
[0072]在至少一些实施例中，工艺500还包含在第二S0I晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺500还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 S0I晶片和所述第二 S0I晶片全士么云口口 ο
[0073 ]图6示出根据本发明的实施例的马赫-曾德干涉仪600。
[0074]参见图6，马赫-曾德干涉仪600可包括输入光波导分路器，其具有输入波导部件610和分路器650。马赫-曾德干涉仪600还包括输出光波导合路器，其具有输出波导部件620和合路器660。输入光波导分路器可包括设置成平行的第一臂630和第二臂640。输入波导部件610可以光学耦合到第一臂630和第二臂640。输出波导部件可以光学耦合到输入光波导分路器的第一臂630及第二臂640。输入光波导分路器的第一臂630可包括第一光电相位调制器，例如，如上所述的硅基脊型波导调制器100或硅基脊型波导调制器400。第一光电相位调制器可包括第一顶部硅层、第二顶部硅层和位于第一顶部硅层及第二顶部硅层之间的薄栅介质层。第一顶部硅层可至少部分地掺杂，以呈现第一型导电性。第二顶部硅层可至少部分地掺杂，以呈现第二型导电性。第二顶部硅层的掺杂区的至少部分恰好在第一顶部硅层的掺杂区上方。第一光电相位调制器也可包括形成于第二顶部硅层上的脊型波导、形成于第一顶部硅层上的第一电触头和形成于第二顶部硅层上的第二电触头。当电信号施加到第一和第二电触头时，第一光电相位调制器中的自由载流子同时在薄栅介质层的第一和第二侧上的第一顶部硅层和第二顶部硅层内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0075]在一些实施例中，第一顶部硅层和第二顶部硅层中的至少一个可由单晶硅制成。
[0076]在一些实施例中，输入光波导分路器的第二臂可包括第二光电相位调制器，例如，如上所述的硅基脊型波导调制器100或硅基脊型波导调制器400。第二光电相位调制器可包括第一单晶顶部硅层、第二单晶顶部硅层和薄栅介质层。第一单晶顶部硅层可至少部分地掺杂，以呈现第一型导电性。第二单晶顶部硅层可至少部分地掺杂，以呈现第二型导电性。第二顶部硅层的掺杂区的至少部分恰好在第一顶部硅层的掺杂区上方。薄栅介质层设于第一顶部硅层与第二顶部硅层之间。第二光电相位调制器也可包括形成于第二顶部硅层上的脊型波导、形成于第一顶部硅层上的第一电触头和形成于第二顶部硅层上的第二电触头。当电信号施加到第二光电相位调制器的第一和第二电触头时，第二光电相位调制器中的自由载流子同时在薄栅介质层的第一和第二侧上的第一顶部硅层和第二顶部硅层内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0077]附加说明
[0078]虽然上面公开了一些实施例，但并非旨在限制本发明的范围。对本领域的技术人员显而易见的是，在不脱离本发明原则的情况下，可对本发明已公开的实施例进行各种修改和替换。基于以上所述，本发明的范围应由后面的权利要求和其对等内容限定。
【主权项】
1.一种光电器件，包括: 硅基脊型波导调制器，包括: 第一顶部硅层，包括第一掺杂区，所述第一掺杂区至少部分地用第一导电型掺杂剂进"?Τ惨杂； 第二顶部硅层，包括第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂，所述第二顶部硅层的所述第二掺杂区至少部分在所述第一顶部硅层的所述第一掺杂区的正上方； 薄栅介质层，设于所述第一顶部硅层和第二顶部硅层之间，所述薄栅介质层包括与所述第一顶部硅层接触的第一侧和与所述第二顶部硅层接触的第二侧； 脊型波导，形成于所述第二顶部硅层上； 第一电触头，形成于所述第一顶部硅层上;和 第二电触头，形成于所述第二顶部硅层上； 其中，当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。2.根据权利要求1所述的光电器件，其特征在于，所述第一顶部硅层和所述第二顶部硅层中的至少一个由单晶硅制成。3.—种光电器件的制造方法，包括: 形成第一SOI晶片，其包括第一娃衬底、第一BOX层和形成于所述第一BOX层上方的第一顶部娃层； 执行