用于微机电系统芯片的基片、微机电系统芯片及制备方法与流程

本发明涉及一种用于微机电系统芯片的基片、微机电系统芯片及该基片的制备方法，属于微机械领域。

背景技术：

微机电系统(MEMS,Micro-Electro-Mechanical System)，也叫做微电子机械系统、微系统、微机械等，是在微电子技术(半导体制造技术)基础上发展起来的，融合了光刻、腐蚀、薄膜、LIGA、硅微加工、非硅微加工和精密机械加工等技术制作的高科技电子机械器件。

随着半导体行业的快速发展，硅通孔刻蚀技术越来越重要，尤其在3D封装和MEMS领域，体硅刻蚀是必不可少的关键步骤。目前在硅通孔刻蚀技术领域，通用的是博世工艺和非博世工艺，在MEMS领域中，随着刻蚀角度的精确要求，博世工艺普遍采用。但这种工艺也有一定的局限性，一般刻蚀角度较为垂直(通过该种刻蚀方式，一次形成腔体1，该腔体1的腔壁为竖直面11，如图1a)，或者形成底部略大于顶部的倒梯形形貌(通过该种刻蚀方式，一次形成倒梯形腔体2，该腔体2的腔壁21为斜面，如1b)，或者形成顶部略大于底部的梯形形貌(通过该种刻蚀方式，一次形成正梯形腔体3，该腔体3的腔壁31为斜面，如1c)。另外，此种结构使用效率低，所制作形成的芯片体积较大。

技术实现要素：

本发明的目的在于提供一种用于微机电系统芯片的基片，通过使用该用于微机电系统芯片的基片所制作形成的芯片可增加芯片在三维方向堆叠的密度，减短芯片之间的互连线，有助于减小芯片的尺寸等。

为达到上述目的，本发明提供如下技术方案：一种用于微机电系统芯片的基片，包括具有上表面和下表面的基片本体及形成在所述基片本体内的至少一个腔体，每个所述腔体包括呈上下设置的上子腔部和下子腔部，所述上子腔部和下子腔部连通，所述上子腔体自所述基片本体的上表面向下延伸形成；所述上子腔部所围设形成的形状和/或尺寸与所述下子腔部所围设形成的形状和/或尺寸不同；于所述基片本体的下表面上，所述上子腔部的正投影面积大于所述下子腔部的正投影面积。

进一步地，所述上子腔部的中轴线与下子腔部的中轴线重叠。

进一步地，所述上子腔部为倒圆台型结构，所述下子腔部为圆柱型。

本发明还提供了一种微机电系统芯片，包括上述用于微机电系统芯片的基片。

本发明还提供了一种用于微机电系统芯片的基片的制备方法，包括如下步骤：

S1：提供基片本体，该基片本体具有相对设置的上表面和下表面；

S2：在所述基片本体的上表面上形成上子腔部；

S3：于所述子腔部的下方形成下子腔部；所述形成的下子腔体和上子腔体连通；于所述基片本体的下表面上，所述上子腔部的正投影面积大于所述下子腔部的正投影面积；所述上子腔部所围设形成的形状和/或尺寸与所述下子腔部所围设形成的形状和/或尺寸不同。

进一步地，所述步骤S2具体包括：

S21：在所述基片本体的上表面涂覆光刻胶；

S22：对涂覆的光刻胶进行曝光、显影，以形成第一光刻胶掩膜图形；

S23：根据第一光刻胶掩膜图形刻蚀基片本体以形成上子腔部；

S24：去除光刻胶；

进一步地，所述步骤S21还包括：在所述基片本体的下表面形成刻蚀停止层。

进一步地，所述步骤S3具体包括：

S31：在步骤S2所形成的上子腔部内涂覆底部抗反射涂层；

S32：在形成的底部抗反射涂层的表面涂覆光刻胶；

S33：对涂覆的光刻胶进行曝光、显影，以形成第二光刻胶掩膜图形；

S34：根据第一光刻胶掩膜图形刻蚀抗反射涂层和上子腔部下方的部分基片本体以形成下子腔部；

S35：去除光刻胶、底部抗反射涂层。

进一步地，所述步骤S2所形成的上子腔部的中轴线与所述步骤S3所形成的下子腔部的中轴线重叠。

进一步地，所述上腔部和下子腔部组合形成腔体，所述上子腔部为倒圆台型结构，所述下子腔部为圆柱型。

本发明的有益效果在于：由于本发明的用于微机电系统芯片的基片的腔体由呈上下设置并连通的上子腔部和下子腔部组成，该上子腔部所围设形成的形状和/或尺寸与下子腔部所围设形成的形状和/或尺寸不同，且该上子腔部的正投影面积大于下子腔部的正投影面积，从而使应用该用于微机电系统芯片的基片所制作的芯片增加了芯片在三维方向堆叠的密度，减短了芯片之间的互连线，有助于减小芯片的尺寸；相对现有技术，可更有效地实现3D芯片层叠，可制造出结构更复杂、性能更强大、更具成本效率的微机电系统芯片。

本发明的用于微机电系统芯片的基片的制备方法可满足设计多样性的需要，延伸性强，可应用到硅通孔刻蚀、深硅孔刻蚀、深沟槽梳齿刻蚀等结构上。通过将此种方法所制得的用于微机电系统芯片的基片40应用到微机电系统芯片上后，可增加微机电系统芯片在三维方向堆叠的密度，减短芯片之间的互连线，减小芯片的尺寸；相对现有技术，可更有效地实现3D芯片层叠，制造出结构更复杂、性能更强大、更具成本效率的芯片和微机电系统芯片。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。

附图说明

图1a至图1c为三种现有技术的用于微机电系统芯片的基片的结构示意图；

图2是本发明一实施例所示的用于微机电系统芯片的基片的结构示意图；

图3为深沟槽梳齿的用于微机电系统芯片的基片；

图4为本发明另一实施例所示的用于微机电系统芯片的基片的结构示意图；

图5是本发明一实施例所示的用于微机电系统芯片的基片的制备方法的工艺流程图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明的微机电系统芯片包括用于微机电系统芯片的基片，请参见图2，本发明一较佳实施例所示的一种用于微机电系统芯片的基片40包括具有上表面41a和下表面41b的基片本体41及形成在所述基片本体41内的至少一个腔体42。每个所述腔体42包括呈上下设置的上子腔部421和下子腔部422，所述上子腔部421和下子腔部422连通，所述上子腔体42自所述基片本体41的上表面41a向下延伸形成，所述上子腔部421所围设形成的形状与所述下子腔部422所围设形成的形状不同。于所述基片本体41的下表面41b上，所述上子腔部421的正投影面积大于所述下子腔部422的正投影面积。在本实施例中，所述基片本体41可以采用硅基片(Si)。所述基片本体42的下表面41b上设置有一层刻蚀停止层，该刻蚀停止层为二氧化硅(SiO₂)。本实施例的腔体42为硅通孔结构。由于该用于微机电系统芯片的基片40的腔体42包括呈上下设置并连通的上子腔部421和下子腔部422，该上子腔部421所围设形成的形状与下子腔部422所围设形成的形状不同，且该上子腔部421的正投影面积大于下子腔部422的正投影面积，从而使应用该用于微机电系统芯片的基片40所制作的芯片增加了芯片在三维方向堆叠的密度，减短了芯片之间的互连线，有助于减小芯片的尺寸；相对现有技术，可更有效地实现3D芯片层叠，可制造出结构更复杂、性能更强大、更具成本效率的微机电系统芯片。诚然，在扩展应用时，该腔体42的结构还可以深硅孔、深沟槽梳齿(如图3)等其他结构。

所述上子腔部421、下腔体42可以是圆柱型、多边型、倒圆台型结构中的任意一种，其中，为了便于制造，该多边型设置为正棱柱型。于所述基片本体41的下表面41b上，该上子腔部421的正投影覆盖下子腔部422的正投影。在本实施例中，所述上子腔部421的中轴线与下子腔部422的中轴线重叠。本实施例中，该腔体42的具体结构为：该腔体42的垂直截面形成呈螺栓结构，其上子腔部421为倒圆台型结构，下子腔部422为圆柱型。所述下子腔部422的侧面423坡度范围为65-85度。

在其他实施方式中，可以根据具体情况，使上子腔部所围设形成的形状和/或尺寸大小与下子腔部所围设形成的形状和/或尺寸大小不同。例如：请参见图4，所述上子腔部421’所围设形成的形状与下子腔部422’所围设形成的形状相同，上子腔部421’所围设形成的尺寸与下子腔部422’所围设形成的尺寸不同；于所述基片本体的下表面(未标号)上，其上子腔部421’的正投影面积大于所述下子腔部422’的正投影面积。该上子腔部421’和下子腔部422’均为六棱柱。

请参见图5并结合图2，本发明一种用于微机电系统芯片的基片40的制备方法包括如下步骤：

S1：提供基片本体41，该基片本体41具有相对设置的上表面41a和下表面41b；本实施例中，该基片为硅基片(Si)。

S2：在所述基片本体41的上表面41a上形成上子腔部421；

S3：于所述子腔部的下方形成下子腔部422；于所述基片本体41的下表面41b上，所述上子腔部421的正投影和下子腔部422的正投影至少部分重叠，且所述上子腔部421的正投影面积大于所述下子腔部422的正投影面积；所述形成的下子腔体42和上子腔体42连通。所述上子腔部421所围设形成的形状与所述下子腔部422所围设形成的形状不同。所述步骤S2所形成的上子腔部421的中轴线与所述步骤S3所形成的下子腔部422的中轴线重叠。另外，上腔部和下子腔部422组合形成腔体42，所述上子腔部421为倒圆台型结构，所述下子腔部422为圆柱型。该下子腔部422的侧面423坡度范围为65-85度。

诚然，在所述步骤S3中，可以根据实际需求，将上子腔部421所围设形成的形状和/或尺寸大小与下子腔部422所围设形成的形状和/或尺寸大小设置成不同。该上子腔部421、下腔体42可以是圆柱型、多边型、倒圆台型结构中的任意一种。另外，在扩展应用时，该腔体42的结构还可以深硅孔、深沟槽梳齿(如图3)等其他结构。

在具体操作时，上述步骤S2、S3所形成的上子腔部421、下子腔部422可以通过任何工艺实现，在本实施例中，该上子腔部421和下子腔部422具体实现方法如下：

所述步骤S2具体包括：

S21：在所述基片本体41的上表面41a涂覆光刻胶；

S22：对涂覆的光刻胶进行曝光、显影，以形成第一光刻胶掩膜图形；

S23：根据第一光刻胶掩膜图形刻蚀基片本体41以形成上子腔部421；本实施例中，该刻蚀方式采用RIE(Reactive Ion Etching，反应离子刻蚀)干法刻蚀。

S24：去除光刻胶；

所述步骤S3具体包括：

S31：在步骤S2所形成的上子腔部421内涂覆底部抗反射涂层(BARC)；

S32：在形成的底部抗反射涂层的表面涂覆光刻胶；

S33：对涂覆的光刻胶进行曝光、显影，以形成第二光刻胶掩膜图形；

S34：根据第一光刻胶掩膜图形采用PR反刻蚀技术(BARC ETCH)反刻蚀抗反射涂层和采用感应耦合等离子体(ICP)深硅刻蚀工艺刻蚀上子腔部421下方的部分基片本体41以形成下子腔部422；

S35：去除光刻胶、底部抗反射涂层。

在上述步骤中，通过在步骤S23中采用RIE干法刻蚀可调整Si对PR的刻蚀选择比，达到所需要的刻蚀角度，从而实现一定的可控性。

在本实施例中，所述步骤S21还包括：在所述基片本体41的下表面41b形成刻蚀停止层。该刻蚀停止层为二氧化硅(SiO₂)。诚然，在其他实施方式中，可以不形成刻蚀停止层。

上述工艺可满足设计多样性的需要，延伸性强，可应用到硅通孔刻蚀、深硅孔刻蚀、深沟槽梳齿刻蚀等结构上。通过将此种方法所制得的用于微机电系统芯片的基片40应用到微机电系统芯片上后，可增加微机电系统芯片在三维方向堆叠的密度，减短芯片之间的互连线，减小芯片的尺寸；相对现有技术，可更有效地实现3D芯片层叠，制造出结构更复杂、性能更强大、更具成本效率的芯片和微机电系统芯片。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。