基于键合技术的SOI加速度敏感芯片制造方法与流程

本发明主要涉及一种基于键合技术的soi加速度敏感芯片制造方法，属于微机电系统(mems)领域。

背景技术：

随着mems技术的不断发展，mems压阻式加速度传感器以其体积小、成本低、易于集成化等优点，被广泛应用于汽车、生物医学、消费类电子产品等领域上。特别是在现代航空航天技术和现代国防装备等方面对惯性测量需求日益增加的背景下，mems压阻式加速度传感器的研究受到国内外高度重视。

目前主流的压阻式加速度传感器芯片大多是基于硅材料研制的产品，其制造方法主要有两种，即表面微加工技术和体硅微加工技术。表面微加工工艺通常是通过淀积、光刻等技术，并结合牺牲层技术在硅片表面形成所需的结构，由于与ic工艺兼容性好，得到了广泛的应用，但纵向尺寸受到限制。体硅微加工工艺通常是对硅片进行立体式加工，结构的释放过程大都基于整个硅片的厚度。体硅加工技术避免了表明技术在纵向加工深度上的限制，为研制mems立体结构提供了更为灵活的途径，但具有与主流的ic工艺难以兼容的缺点。

技术实现要素：

发明目的：

本发明，基于键合技术的soi加速度敏感芯片制造方法，是指本发明附图所示的加速度敏感芯片或相类似敏感芯片的制造方法。目的在于使所述芯片的制造工艺更加易于控制和实现。

本发明通过以下技术方案实现：

所述芯片是由两片分别加工的第一soi基片(a)和b通过直接键合制成的。

主梁1和质量块2的主体结构由第一soi基片(a)利用刻蚀技术制成。

微梁3由第二soi基片(b)的顶层硅制成，通过硅硅直接键合技术将第二soi基片(b)顶层硅与第一soi基片(a)衬底硅键合到一起，实现微梁3与主体结构基片a的连接。

主梁和质量块的主体结构利用刻蚀技术制成，主梁由第一soi基片(a)的顶层硅刻蚀制成，质量块由第一soi基片(a)的衬底硅刻蚀而成，对于深硅刻蚀工艺，第一soi基片(a)中的氧化层作为刻蚀自停止层。

所述芯片是由两片分别加工的第一soi基片(a)和b通过直接键合制成的，包括由第一soi基片(a)顶层硅形成的主梁及其衬底硅形成的质量块、由第二soi基片(b)顶层硅形成的微梁、硅基框架、在第二soi基片(b)顶层硅上刻蚀隔离槽形成的四个应变电阻及其金属导线；质量块通过主梁和微梁与硅基框架相连，质量块两端分别设置有微梁，微梁上设有应变电阻，质量块的两侧分别设置有一个主梁，主梁一端与质量块相连，另一端与硅基框架相连，应变电阻通过金属导线连接成惠斯通电桥，将加速度信号转换成电压信号输出。

一种如上所述基于键合技术的soi加速度敏感芯片制造方法，其主要工艺步骤如下：

(1)按照图4所示图形，将图3中的第一soi基片(a)衬底硅刻蚀至氧化层形成质量块2与硅基框架4之间的间隙；

(2)将图4中的第一soi基片(a)顶层硅刻蚀出供质量块活动的浅槽，如图5所示；

(3)将图5中的第一soi基片(a)热氧化形成一层二氧化硅薄膜，如图6所示；

(4)将图6中的第一soi基片(a)衬底硅一侧与图7中的第二soi基片(b)顶层硅一侧键合到一起，如图8所示；

(5)去除图8中硅硅直接键合后第二soi基片(b)的衬底硅，如图9所示；

(6)去除图9中键合后硅片表面的氧化层，如图10所示；

(7)将图10中键合后的硅片热氧化形成一层二氧化硅薄膜，如图11所示；

(8)利用低压化学气相沉积法(lpcvd)将图11中键合后的硅片淀积一层氮化硅薄膜，如图12所示；

(9)将图12中硅硅直接键合后第一soi基片(a)的顶层硅一侧刻蚀出主梁结构，如图13所示；

(10)去除图13中硅硅直接键合后第一soi基片(a)的氧化层，如图14所示；

(11)将图14中键合后的硅片热氧化一层二氧化硅，作为微梁的结构层，如图15所示；

(12)去除图15中键合后的硅片在步骤(8)淀积的氮化硅薄膜，如图16所示；

(13)将图16中硅硅直接键合后第二soi基片(b)的顶层硅上刻蚀出隔离槽，形成应变电阻6，如图17所示；

(14)将图17中键合后的硅片热氧化一层二氧化硅薄膜，形成绝缘保护层，如图18所示；

(15)利用阳极键合技术，将图18中硅硅直接键合后的硅片与键合玻璃5键合在一起，如图19所示；

(16)将图19中阳极键合后的硅片利用干法刻蚀形成应变电阻的引线孔，如图20所示；

(17)将图20中键合后的硅片淀积一层金属，刻蚀形成金属导线7，如图21所示；

(18)利用光刻工艺，将图21中键合后的硅片正面刻蚀出微梁结构，完成结构的释放，形成如图1所示的加速度敏感芯片。

上述基于键合技术的soi加速度敏感芯片的制造方法如下：

(1)第一soi基片(a)规格如下：

顶层硅厚度：10～200um；氧化层厚度：0.3～2um；衬底硅厚度：300～675um；

第二soi基片(b)规格如下：

顶层硅厚度：0.5～10um；p型(100)晶面；掺杂硼，电阻率约0.02ω·cm；

氧化层和衬底硅厚度均无要求，最终要去除；

(2)深硅刻蚀将第一soi基片(a)衬底硅刻蚀至氧化层；

(3)将第一soi基片(a)顶层硅刻蚀出供质量块活动的浅槽，浅槽深度3～10um；

(4)将第一soi基片(a)双面热氧化形成一层0.3～1um厚的二氧化硅薄膜；

(5)将第二soi基片(b)的顶层硅一侧与第一soi基片(a)的衬底硅一侧键合到一起；

(6)将键合后第二soi基片(b)的衬底硅研磨至剩余10～50um，tmah(四甲基氢氧化铵)去除剩余的硅；

(7)dhf(稀氟氢酸)去除键合后硅片表面的氧化层；

(8)双面热氧化形成一层10～50nm厚的二氧化硅薄膜；

(9)利用低压化学气相沉积法(lpcvd)淀积一层50～100nm厚的氮化硅薄膜；

(10)干法刻蚀将键合后第一soi基片(a)的顶层硅一侧刻蚀至氧化层，形成主梁；

(11)湿法腐蚀去除键合后第一soi基片(a)的二氧化硅层；

(12)热氧化一层0.5～2um厚的二氧化硅，作为微梁的结构层；

(13)湿法腐蚀去除步骤(8)淀积的氮化硅薄膜；

(14)在键合后第二soi基片(b)的顶层单晶硅上刻蚀隔离槽，形成四个应变电阻；

(15)热氧化一层50～500nm厚的二氧化硅薄膜形成绝缘保护层；

(16)阳极键合，将键合后的硅片与玻璃键合在一起；

(17)干法刻蚀形成应变电阻的引线孔；

(18)淀积金属层，刻蚀形成金属导线；

(19)干法刻蚀，在键合后的硅片正面刻蚀出微梁结构，完成结构的释放，形成加速度敏感芯片。

上述基于键合技术的soi加速度敏感芯片的制造方法如下：

(1).soi基片a规格如下，

顶层硅厚度：35um；氧化层厚度：1um；衬底硅厚度：400um；

soi基片b规格如下：

顶层硅厚度：0.65um；p型(100)晶面；掺杂硼，电阻率约0.02ω·cm；

氧化层和衬底硅厚度均无要求，最终要去除；

(2)深硅刻蚀将soi基片a衬底硅刻蚀至氧化层；

(3)将soi基片a顶层硅刻蚀出供质量块活动的浅槽，浅槽深度5um，；

(4)将soi基片a双面热氧化形成一层500nm厚的二氧化硅薄膜，；

(5)将soi基片b的顶层硅一侧与soi基片a的衬底硅一侧键合到一起；

(6)将键合后硅片中soi基片b的衬底硅研磨至剩余20um，tmah去除剩余的硅；

(7)dhf去除键合后硅片表面的氧化层；

(8)双面热氧化形成一层20nm厚的二氧化硅薄膜；

(9)利用低压化学气相沉积法(lpcvd)淀积一层100nm厚的氮化硅薄膜；

(10)干法刻蚀将键合后硅片中soi基片a的顶层硅一侧刻蚀至氧化层，形成主梁；

(11)湿法腐蚀去除键合后硅片中soi基片a的二氧化硅层；

(12)热氧化一层0.9um厚的二氧化硅，作为微梁的结构层；

(13)湿法腐蚀去除步骤(8)淀积的氮化硅薄膜；

(14)在键合后硅片中soi基片b的顶层单晶硅上刻蚀隔离槽，形成四个应变电阻；

(15)热氧化一层80nm厚的二氧化硅薄膜形成绝缘保护层；

(16)阳极键合，将键合后的硅片与玻璃键合在一起；

(17)干法刻蚀形成应变电阻的引线孔；

(18)淀积金属层，刻蚀形成金属导线；

(19)干法刻蚀，在键合后的硅片正面刻蚀出微梁结构，完成结构的释放，形成加速度敏感芯片。

优点及效果：

本发明采用合键合技术克服了以往的弱点。利用常规硅片制作单晶硅应变电阻，一般采用pn结隔离，不适合在高温下工作；采用多晶硅材料制作应变电阻的压阻式加速度传感器，传感器的重复性和迟滞等性能较差。而soi基片是在其顶层硅薄膜和衬底硅之间引入二氧化硅绝缘层，其顶层单晶硅可以制作高质量压阻。对于深硅刻蚀工艺，soi基片中的绝缘层又可作为重要的刻蚀自停止层，因此，利用soi基片是制作加速度传感器具有双重优势。

正是在这种研究背景下，本方法提出了基于键合技术的soi加速度敏感芯片制造方法，并在研究过程中获得了国家自然科学基金的资助(项目批准号61372019)。

本发明有如下优点及有益效果：

本发明所述的基于键合技术的soi加速度敏感芯片制造方法，采用soi基片，其氧化层可作为刻蚀自停止层，使干法刻蚀工艺更易于控制；采用键合技术实现微梁与主体结构的连接，使制造工艺更易于实现；采用单晶硅薄膜制作应变电阻，使传感器灵敏度高、重复性和稳定性好；应变电阻位于微梁结构内部，由隔离环实现电绝缘提高了芯片的可靠性，采用介质隔离提高了传感器工作温度范围。

附图说明

图1是本发明芯片x-y轴平面示意图。

图2是本发明芯片aa＇剖面示意图。

图3是本发明芯片采用的第一soi基片(a)剖面示意图。

图4是本发明芯片加工过程中将第一soi基片(a)衬底硅刻蚀至氧化层后的aa＇剖面示意图。

图5是本发明芯片加工过程中将第一soi基片(a)顶层硅刻蚀出供质量块活动浅槽后的aa＇剖面示意图。

图6是本发明芯片加工过程中将第一soi基片(a)热氧化形成一层二氧化硅薄膜后的aa＇剖面示意图。

图7是本发明芯片采用的第二soi基片(b)剖面示意图。

图8是本发明芯片加工过程中将第一soi基片(a)的衬底硅一侧与第二soi基片(b)的顶层硅一侧键合到一起后的aa＇剖面示意图。

图9是本发明芯片加工过程中去除键合硅片中第二soi基片(b)衬底硅后的aa＇剖面示意图。

图10是本发明芯片加工过程中去除键合硅片中第二soi基片(b)氧化层后的aa＇剖面示意图。

图11是本发明芯片加工过程中将键合硅片热氧化一层二氧化硅薄膜后的aa＇剖面示意图。

图12是本发明芯片加工过程中将键合硅片淀积一层氮化硅薄膜后的aa＇剖面示意图。

图13是本发明芯片加工过程中在键合硅片中第一soi基片(a)顶层硅一侧干法刻蚀出主梁后的aa＇剖面示意图。

图14是本发明芯片加工过程中去除键合硅片中第一soi基片(a)氧化层后的aa＇剖面示意图。

图15是本发明芯片加工过程中热氧化一层二氧化硅作为微梁结构层后的aa＇剖面示意图。

图16是本发明芯片加工过程中去除淀积氮化硅薄膜后的aa＇剖面示意图。

图17是本发明芯片加工过程中在键合硅片中第二soi基片(b)顶层硅上刻蚀隔离槽后的aa＇剖面示意图。

图18是本发明芯片加工过程中将键合硅片热氧化一层二氧化硅绝缘保护层后的aa＇剖面示意图。

图19是本发明芯片加工过程中将键合硅片与玻璃键合在一起后的aa＇剖面示意图。

图20是本发明芯片加工过程中刻蚀形成应变电阻引线孔后的aa＇剖面示意图。

图21是本发明芯片加工过程中刻蚀形成金属导线后的aa＇剖面示意图。

附图标记说明：

1.主梁，2.质量块，3.微梁，4.硅基框架，5.键合玻璃，6.应变电阻，7.金属导线。图中下部的五个方块标注的是不同图案代表的材质。

具体实施方式

下面通过附图对本发明作进一步说明：

本发明提供一种基于键合技术的soi加速度敏感芯片制造方法，是指本发明附图所示的加速度敏感芯片或相类似敏感芯片的制造方法。

所述芯片是由两片分别加工的第一soi基片(a)和b通过直接键合制成的，包括由第一soi基片(a)顶层硅形成的主梁1；及其衬底硅形成的质量块2；由第二soi基片(b)顶层硅形成的微梁3；硅基框架4；在第二soi基片(b)顶层硅上刻蚀隔离槽形成的四个应变电阻6及其金属导线7；质量块2通过主梁1和微梁3与硅基框架4相连，质量块2两端分别设置有微梁3，微梁3上设有应变电阻6，质量块2的两侧分别设置有一个主梁1，主梁1一端与质量块2相连，另一端与硅基框架4相连，应变电阻6通过金属导线7连接成惠斯通电桥，将加速度信号转换成电压信号输出。

本发明的设计原理：

本发明制造方法的适用结构主要由主梁、质量块、微梁、硅基框架和应变电阻构成。主梁和质量块的主体结构利用刻蚀技术制成，主梁由第一soi基片(a)的顶层硅刻蚀制成，质量块由第一soi基片(a)的衬底硅刻蚀而成，对于深硅刻蚀工艺，第一soi基片(a)中的氧化层作为刻蚀自停止层；微梁由第二soi基片(b)的顶层硅制成，通过硅硅直接键合技术将第二soi基片(b)顶层硅一侧与第一soi基片(a)衬底硅一侧键合到一起，实现微梁与主体结构基片a的连接；最终利用干法刻蚀完成结构的释放。

实施案例

采用图1所示的敏感结构设计量程为1g的加速度传感器，其结构参数如下：

主梁尺寸(长×宽×厚)为3807μm×100μm×30μm，质量块尺寸(长×宽×厚)为2500μm×2250μm×430μm，微梁尺寸(长×宽×厚)为37μm×34μm×1.2μm。

应变电阻参数：

方块电阻尺寸(长×宽)为8×8um，厚度为0.2um，掺杂硼的浓度为3×10¹⁸cm^-3，电阻率约为0.02ω·cm，则方块电阻阻值为1000ω；其中每个应变电阻由2个方块电阻组成，阻值为2000ω。每个微梁上分别设置2个应变电阻，通过金属导线连接成惠斯通电桥。

性能指标：

满量程时微梁上最大应变约为3×10^-4，在1ma恒流源供电的情况下，满量程输出达到36mv，x轴、y轴方向的灵敏度交叉耦合小于2％，传感器固有频率约为1khz，过载约为200倍量程。

实施例1：

上述基于键合技术的soi加速度敏感芯片的制造方法如下：

(1)、第一soi基片(a)如图3所示，规格如下：

顶层硅厚度：35um；氧化层厚度：1um；衬底硅厚度：400um；

第二soi基片(b)如图7所示，规格如下：

顶层硅厚度：0.65um；p型(100)晶面；掺杂硼，电阻率约0.02ω·cm；

氧化层和衬底硅厚度均无严格要求(最终去除)。

(2)深硅刻蚀将第一soi基片(a)衬底硅(400um)刻蚀至氧化层，如图4所示；

(3)将第一soi基片(a)顶层硅刻蚀出供质量块活动的浅槽(深度约5um)，如图5所示；

(4)将第一soi基片(a)双面热氧化形成一层500nm厚的二氧化硅薄膜，如图6所示；

(5)将第二soi基片(b)的顶层硅一侧与第一soi基片(a)的衬底硅一侧键合到一起，如图8所示；

(6)将键合后硅片中第二soi基片(b)的衬底硅研磨至剩余约20um，tmah去除剩余的硅，如图9所示；

(7)dhf去除键合后硅片表面的氧化层，如图10所示；

(8)双面热氧化形成一层30nm厚的二氧化硅薄膜，如图11所示；

(9)利用低压化学气相沉积法(lpcvd)淀积一层80nm厚的氮化硅薄膜，如图12所示；

(10)干法刻蚀将键合后第一soi基片(a)的顶层硅一侧刻蚀至氧化层，形成主梁，如图13所示；

(11)湿法腐蚀去除键合后第一soi基片(a)的二氧化硅层，如图14所示；

(12)热氧化一层0.9um厚的二氧化硅，作为微梁的结构层，如图15所示；

(13)湿法腐蚀去除步骤(8)淀积的氮化硅薄膜，如图16所示；

(14)在键合后硅片中第二soi基片(b)的顶层单晶硅上刻蚀隔离槽，形成四个应变电阻，如图17所示；

(15)热氧化一层70nm厚的二氧化硅薄膜形成绝缘保护层，如图18所示；

(16)阳极键合，将键合后的硅片与玻璃键合在一起，如图19所示；

(17)干法刻蚀形成应变电阻的引线孔，如图20所示；

(18)淀积金属层，刻蚀形成金属导线，如图21所示；

(19)干法刻蚀，在键合后的硅片正面刻蚀出微梁结构，完成结构的释放，形成如图1所示的加速度敏感芯片。

实施例2：

(1)、第一soi基片(a)如图3所示，规格如下：

顶层硅厚度：10um；氧化层厚度：2um；衬底硅厚度：675um；

第二soi基片(b)如图7所示，规格如下：

顶层硅厚度：0.3um；p型(100)晶面；掺杂硼，电阻率约0.02ω·cm；

氧化层和衬底硅厚度均无严格要求(最终去除)。

(2)深硅刻蚀将第一soi基片(a)衬底硅(400um)刻蚀至氧化层，如图4所示；

(3)将第一soi基片(a)顶层硅刻蚀出供质量块活动的浅槽(深度约3um)，如图5所示；

(4)将第一soi基片(a)双面热氧化形成一层0.3um厚的二氧化硅薄膜，如图6所示；

(5)将第二soi基片(b)的顶层硅一侧与第一soi基片(a)的衬底硅一侧键合到一起，如图8所示；

(6)将键合后硅片中第二soi基片(b)的衬底硅研磨至剩余约10um，tmah去除剩余的硅，如图9所示；

(7)dhf去除键合后硅片表面的氧化层，如图10所示；

(8)双面热氧化形成一层50nm厚的二氧化硅薄膜，如图11所示；

(9)利用低压化学气相沉积法(lpcvd)淀积一层100nm厚的氮化硅薄膜，如图12所示；

(10)干法刻蚀将键合后第一soi基片(a)的顶层硅一侧刻蚀至氧化层，形成主梁，如图13所示；

(11)湿法腐蚀去除键合后第一soi基片(a)的二氧化硅层，如图14所示；

(12)热氧化一层0.5um厚的二氧化硅，作为微梁的结构层，如图15所示；

(13)湿法腐蚀去除步骤(8)淀积的氮化硅薄膜，如图16所示；

(14)在键合后硅片中第二soi基片(b)的顶层单晶硅上刻蚀隔离槽，形成四个应变电阻，如图17所示；

(15)热氧化一层50nm厚的二氧化硅薄膜形成绝缘保护层，如图18所示；

(16)阳极键合，将键合后的硅片与玻璃键合在一起，如图19所示；

(17)干法刻蚀形成应变电阻的引线孔，如图20所示；

(18)淀积金属层，刻蚀形成金属导线，如图21所示；

(19)干法刻蚀，在键合后的硅片正面刻蚀出微梁结构，完成结构的释放，形成如图1所示的加速度敏感芯片。

实施例3：

(1)、第一soi基片(a)如图3所示，规格如下：

顶层硅厚度：200um；氧化层厚度：0.3um；衬底硅厚度：300um；

第二soi基片(b)如图7所示，规格如下：

顶层硅厚度：3um；p型(100)晶面；掺杂硼，电阻率约0.02ω·cm；

氧化层和衬底硅厚度均无严格要求(最终去除)。

(2)深硅刻蚀将第一soi基片(a)衬底硅(400um)刻蚀至氧化层，如图4所示；

(3)将第一soi基片(a)顶层硅刻蚀出供质量块活动的浅槽(深度约10um)，如图5所示；

(4)将第一soi基片(a)双面热氧化形成一层1um厚的二氧化硅薄膜，如图6所示；

(5)将第二soi基片(b)的顶层硅一侧与第一soi基片(a)的衬底硅一侧键合到一起，如图8所示；

(6)将键合后硅片中第二soi基片(b)的衬底硅研磨至剩余约50um，tmah去除剩余的硅，如图9所示；

(7)dhf去除键合后硅片表面的氧化层，如图10所示；

(8)双面热氧化形成一层35nm厚的二氧化硅薄膜，如图11所示；

(9)利用低压化学气相沉积法(lpcvd)淀积一层50nm厚的氮化硅薄膜，如图12所示；

(10)干法刻蚀将键合后第一soi基片(a)的顶层硅一侧刻蚀至氧化层，形成主梁，如图13所示；

(11)湿法腐蚀去除键合后第一soi基片(a)的二氧化硅层，如图14所示；

(12)热氧化一层2um厚的二氧化硅，作为微梁的结构层，如图15所示；

(13)湿法腐蚀去除步骤(8)淀积的氮化硅薄膜，如图16所示；

(14)在键合后硅片中第二soi基片(b)的顶层单晶硅上刻蚀隔离槽，形成四个应变电阻，如图17所示；

(15)热氧化一层500nm厚的二氧化硅薄膜形成绝缘保护层，如图18所示；

(16)阳极键合，将键合后的硅片与玻璃键合在一起，如图19所示；

(17)干法刻蚀形成应变电阻的引线孔，如图20所示；

(18)淀积金属层，刻蚀形成金属导线，如图21所示；

(19)干法刻蚀，在键合后的硅片正面刻蚀出微梁结构，完成结构的释放，形成如图1所示的加速度敏感芯片。

本发明这种基于键合技术的soi加速度敏感芯片制造方法，可用于本发明附图所示的加速度敏感芯片或相类似敏感芯片的制造。制备的基于键合技术的soi加速度敏感芯片可广泛用于汽车中电子稳定控制系统、安全气囊触动系统中的加速度测量以及航空航海、消费电子、医疗等领域中的加速度测量。