用于增加半导体器件的时钟频率和数据率的方法及装置的制作方法

专利名称：用于增加半导体器件的时钟频率和数据率的方法及装置的制作方法
技术领域：
本发明涉及半导体领域，尤其涉及用于增加半导体器件的时钟 频率和数据率的方法及装置。
背景技术：
半导体器件可连接至各种外部装置以执行特定功能。外部装置 提供适当的信号(即，时钟信号、数据信号等)，以能够使半导体 器件运行。半导体器件的运行频率通常是非常重要的。然而，在特 定的环境中可能产生外部装置不能够提供处于半导体器件运行频 率的时钟信号的问题。例如，这可能在测试半导体器件期间产生。 典型地，通过测试平台来执行测试，该测试平台向进行测试的半导 体器件提供测试信号。进行测试的半导体器件的运行频率一般都非 常重要。然而，在测试期间可获得的最大时4中频率一皮正在^f吏用的特 定测试平台所限制，其中，测试平台提供处于测试的器件的运行频 率之下的频率的时钟信号。因此，半导体器件可能在与器件运行条4牛不同的条^f牛下3皮测:逸。此外，连接至半导体器件的其它外部装置或平台(即，存储控 制器等)可能类似地提供在器件的运行频率之下的频率的时钟信 号，从而降低了半导体器件的性能。 已经尝试解决上述问题。例如，可以联合半导体器件来使用高 速平台。此外，可将石更件添加到平台中以z使平台的时4中频率加倍， 或者可以使用使提供给半导体器件的外部时钟加倍的特定模式。然而，这些方法具有几个缺点。具体地，高速平台非常昂贵并 且存在限制(即，对并行测试和信号完整性的限制)。尽管上面描 述的硬件和模式能够使平台的时钟频率和外部时钟加倍，但没有提 供机构用于加倍数据率。换句话说，即使增加了时钟频率，但数据 率仍保持不变。例如，用于半导体存储器件的测试可包括将触发(toggling )数据序列写入存储器中(数据与测试系统时钟信号的每 一个转变都连接)，以模拟运行条件期间的器件上的应力。由于数 据或触发率(toggling rate )以测试系统的时钟频率为基础，尽管如 上所述增加了时钟频率但数据的触发率保持不变，从而产生与增加 的时4中频率的不相容性以及用于测i式的不充分范围。发明内容本发明的实施例包括具有一个装置，该装置具有用于接收数据 信号的以及便于调整数据信号的至少 一 个数据移位信号的数据电 路。该数据电路将数据信号和数据移位信号合并，以生成具有大于 数据信号的数据率的数据率的合成数据信号(resulting data signal )。


考虑到本发明特定实施例的下列详细描述，尤其在参照附图 时，本发明的上述的其它特征和优点将变得显而易见，在附图中， 各个附图中的类似的参考标号用于表示类似的部件。图1A是示出根据本发明的一个实施例的实例性的半导体系统 的示图。
图IB是示出才艮据本发明另一个实施例的实例性的半导体系统 的示图。图2A是示出根据本发明的一个实施例的实例性的半导体器件 的示意性框图。图2B是示出才艮据本发明另一个实施例的实例性的半导体器件 的示意性框图。图3是时钟和数据信号的时序图。图4是从外部装置接收的时钟和数据信号以及通过本发明实施 例产生的合成内部时钟和数据信号的时序图。
具体实施方式
半导体器件可连接至各种外部装置或被各种外部装置控制以 执行特定功能，并包括通常会很重要的运行频率。然而，特定的环 境可能产生外部装置不能够提供与半导体器件相容的速率的信号 的问题。例如，外部装置不能够提供处于半导体器件运行频率的时 钟信号。本发明的实施例增加了/人外部装置接收的信号的频率、速 率或其它特性，从而增强半导体器件的性能。在图1A中示出了根据本发明的一个实施例的实例性的半导体 系统。具体地，该半导体系统包括连接至外部装置5的半导体器件 42。外部装置提供各种信号给半导体器件用于运行。例如，由外部 装置5提供给半导体器件42的信号可包括时钟和数据信号。外部 装置可通过各种类型的器件(即，控制器或控制平台、测试单元或 平台等)实现。半导体器件包括接收来自外部装置的信号并产生具 有改善的特性(即，频率、数据率等)的内部信号的电路，以提高 半导体器件的性能。通过实例，半导体器件可接收来自外部装置5 的时钟信号，并生成具有大于所接收的时钟信号的频率的频率的内 部时钟信号。类似地，半导体器件可接收来自外部装置5的数据信 号，并生成具有大于所接收的数据信号的数据率的数据率的数据信 号。在图1B中示出了晶片测试系统形式的本发明的实例性的实施 例。具体地，晶片测试系统2包括测试单元10、连接器20 (connector )、以及才果4十^反30 (probe card )。晶片测试系统可由任 何传统晶片测试系统或部件实现。测试单元10是可编程的，并且 包括用于生成测试图样和适当信号以及发布测试模式命令并通常 控制测试的处理器。通过连接器20将测试单元连4妻至採:4十^反30。 探针板包括一 系列用于使在测试中的晶片40上的半导体器件42接 触的触点组31。探针板能够在半导体器件和测试单元IO之间传送 信号。^义通过实例，半导体器件42 (图1A和图1B)可通过双翁:据 率(DDR)动态随机存取存储器(DRAM)型的半导体器件实现； 然而，半导体器件可以是任何类型的器件(即，集成电路、逻辑电 路、门电路等)。这种类型的存储器件(即，DDRDRAM)支持在 每个时钟周期的上升沿和下降沿上的#:据传送，/人而使存^f诸数据通过量(throughput)力口倍。在图2A中示出了根据本发明一个实施例的实例性半导体器件 42。首先，半导体器件42包括乂人用于运^于和/或测试的目的的外部 装置接收各种信号的多个焊盘或插头。仅通过实例，插头或焊盘组 包括时钟线32 (即，如图2A所示的CLK)、差分时钟线34 (即， 如图2A所示的CLK/)、以及多条数据线36 (即，如图2A所示的 DQt至DQN )。这些凄丈据线各自连接至对应的内部凄史据线58，该内 部数据线用于向半导体器件存储器提供数据和从半导体器件存储
器接收数据。根据具体操作(即，地址线、芯片选择线等)半导体器件可包括任何数量的焊盘或插头以提供各种信号。时钟线32从 外部装置接收时钟信号，以控制和/或同步半导体器件的操作。差分 时钟线34主要4妄收反相或相移预定偏移的外部时钟信号。数据线 36用作输入/输出(1/0)线，以在测试期间在半导体器件和测试单 元之间或者在半导体器件和用于运行模式的外部装置之间传送信 号。例如，数据线可用于从外部装置或设置在半导体器件或存储器 中的测试单元接收数据(即，处于写入模式)，以及将来自半导体 器件或存储器的数据提供给外部装置或测试单元(即，处于读取模 式)。在图3中示出了半导体器件42使用的信号的示例性时序图。 具体地，该时序图示出了时钟线32上的信号(即，如图3所示的 CLK)、差分时钟线34上的信号(即，如图3所示的CLK/)、以及 一条凄t据线上的信号(即，如图3所示的DATA),还示出了内部时 钟和内部数据信号(如图3所示的INTERNAL CLK和INTERNAL DATA)。半导体器件利用内部信号执行各种操作。基本地，时钟线 32从外部装置接收时钟信号，而差分时钟线从外部装置接收相对于 时钟线信号反相(或者相移大约180。)的时钟信号。半导体器件42 使用的内部时钟信号(即，INTERNAL CLK )映射出时钟线32上 的信号(或者基本与之相同)。半导体器件基于内部时钟信号的下 降沿和/或上升沿(即，DDR DRAM的下降沿和上升沿)执^f于^T入/ 输出操作(和其它半导体器件功能)。数据线从外部装置接收数据。 例如，对于测试环境，数据可以是低或高电平信号的交替形式或触 发序列(toggling s叫uence )形式(即，01010101等)。将该图样内 的数据率与来自外部装置的时钟信号进行比较，并形成内部数据信 号(即，INTERNAL DATA )。对于專俞入/專餘出才喿作，可才艮据时钟信 号的沿将数据从内部数据线写入到器件中，以及可以基于内部时钟 信号将数据从器件读取到数据线。
本发明的实施例提供了在半导体器件(即，VLSI硅晶粒等) 上的电路，其从外部装置接收信号，并生成具有增强特性的内部信 号以改善半导体器件的性能。例如，该电路能够以特定数据率接收 外部时钟信号和数据，并生成具有提高了频率的内部时钟信号以及 具有提高了数据率的内部数据信号。这就不再需要半导体器件所使 用的昂贵的平台或控制器(即，测试平台、控制平台等)，并且能 够使半导体器件使用(或兼容)更宽范围的外部装置。当应用于测 试环境中时，本发明的实施例保持了测试期间的一致性，并防止了 由于响应于4交^f氐频率的触发凄t据而产生的折衷的测试而发生的测 i式覆盖暴露(test coverage exposure),例^口4象由普通测i式"i殳备所引 起的那样。本发明的实施例能够产生任何期望的数据序列，并且进 一步提供如下所述的建立以及保持时间的临界测试。参照图2A,为了增强内部信号的特性，本发明的示例性实施 例包括i殳置在半导体器件42上的逻辑电路，以逻辑地合并来自插 头的信号。通过实例，本实施例提高了内部时钟频率和内部凄t据信 号的凄^居率；然而，可以基本与如下所述的相同的方式通过半导体 器件增强从外部装置接收的任何信号。具体地，半导体器件42进 一步包括数据移位线38 (即，如图2A所示的INV)、逻辑电路44、 以及凄t据率电路55。优选地，逻辑电路和数据率电路与半导体器件 的物理焊盘相邻。这使得能够以在测试期间类似于通常操作条件所 遇到的方式加强(stressed)内部信号通道。时钟线32 (即，如图 2A所示的CLK)和差分时钟线34 (即，如图2A所示的CLK/)连 接至逻辑电路44的各个输入端，逻辑电路44在该实施例中为异或 逻辑电路的形式。逻辑电路44执行异或逻辑功能，从而逻辑地合 并时钟信号和差分时钟信号以产生半导体器件42所使用的内部时 钟信号(即，如图2A所示的INTCLK)。然而，逻辑电路44可通 过任何适合的电路或其它装置(即，门电路、IC或芯片、处理器、
电路等)实现，并且其可以执行任何适合的逻辑功能(即，与、非、 与非、或非等)，以获得内部时钟信号。优选地，通过逻辑电路44将时钟信号和由差分时钟线34 ^是供 的大约移位90。的原始时钟信号逻辑地合并，以生成增加了两倍频 率的合成时钟信号。在图4中示出了才艮据本发明实施例的外部和内 部时钟信号的示例性时序图。具体地，时序图示出了时钟线32上 的信号(即，如图4所示的CLK)、差分时钟线34上的信号(即， 如图4所示的CLK7)、半导体器件内部时钟信号(即，如图4所示 的INTERNAL CLOCK )。半导体器件4吏用内部时钟信号来执4亍各种 操作。基本地，时钟线32从外部装置接收时钟信号，而差分时钟 线接收相移大约90。的时钟线信号。通过逻辑电路44 (其经由上述 异或逻辑操作将时钟(即，CLK)和相移的时钟(即，CLK/)逻辑 地进行合并)生成半导体器件42所使用的内部时钟信号(即，如 图4所示的INTERNAL CLOCK )。如图4所示，合成内部时刮M言号 (即，INTERNAL CLOCK)包括为原始时钟信号或外部时钟信号 的频率两倍的频率。半导体器件42可包:l舌额外的插头或者进一步利用其它可用插 头(即，DataMask、 DQS等)作为额外的差分时钟线34 (即，如 图2A所示的CLK/)。额外的线接收相移预定偏移量的时钟信号， 并连4妻至逻辑电路44的输入端。4吏用与原始时钟信号相移不同的 相位偏移的额外差分时钟线能够使逻辑电路产生增加了期望频率 (即，大于原始时钟信号频率三倍、四倍等的频率)的合成内部时 钟信号。例如，可通过逻辑电路44将时钟信号与由两条差分时钟 线34分别l是供的移位大约60。和120。的原始时钟信号逻辑地合并， 以产生增加了三倍的频率的合成时钟信号。此外，可通过逻辑电路 44将时钟信号与由三条差分时钟线34分别提供的移位大约45。、90° 和135。的原始时钟信号逻辑地合并，以产生增加了四倍的频率的合
成时钟信号。因此，半导体器件42可被配置为获得任何期望的内 部时钟频率，其中，内部时钟频率被差分时钟线的数量以及原始时 钟信号的对应相位偏移或移位所控制。可类似地增大从外部装置接收的数据信号的数据率。首先，半 导体器件42通过从半导体器件存储器取出期望数据以及将取出的 数据》文置在各自与对应凄丈据线36(即，如图2A所示的DQi至DQN ) 相关的内部数据线58上来执行读操作。随后，将取出的数据放置 在对应的数据线36(即，如图2A所示的DQ,至DQn)上，用于将 其传送至外部装置。半导体器件的读取或存取速率以内部时钟信号 的频率为基础。因此，以上述方式增加的内部时钟信号的频率自动 增加了读纟喿作的速率。然而，对于半导体器件的写操作，在来自外部装置的数据线36 (即，如图2A所示的DQ!至DQN )上接收将被写入半导体器件存 储器的数据。该数据包括以外部装置的时钟频率(其明显小于半导 体器件的运行频率)为基础的数据率。在应用到测试环境中时，数 据一般包括上述触发序列，其中，数据波形内的数据触发速率以外 部装置(即，测试单元10)的时钟频率为基础，该时钟频率通常明 显小于处于运行模式下的半导体器件的时钟频率。因此，仅仅如上 所述增加内部时钟信号的频率不足以增大数据信号的数据率。为了增加半导体器件写操作的数据率，本发明的实施例使用了 用于每一条半导体器件的数据线(即，如图2A所示的D(^至DQn) 的数据率电路55 (图2A)。数据率电路包括类似于上述用于时钟信 号的配置。具体地，数据率电路55包括逻辑电路46和开关装置48、 50。数据线36 (即，如图2A所示的DQi至DQN )经由开关装置 48、 50连接至对应的内部凄t据线58。内部凄t据线提供将从数据线 36(即，DQi )写入半导体器件存储器的数据，并接收从该存储器 接收的用于传送至该数据线的数据。数据线36(即，DQ。连接至 开关装置48。该开关装置可通过任何适合的开关装置(即，晶体管、 门电路、逻辑电路等)实现，并可通过控制信号控制。该控制信号 能够使数据率增强或不增强(即，可表示将被执行的操作类型，诸 如读或写)，并且可#1进一步用于配置用于改变半导体器件冲莫式的 数据率电路。该控制信号可通过由半导体器件42 4妄收的任何信号 (即，表示操作类型或模式的那些信号)实现。开关装置48连接 至逻辑电路46的输入端以及导体56，并且才艮据下述控制信号(即， 操作类型或模式)主要将数据信号从数据线(即，DQ。引导至逻 辑电路46或者从导体56引导至数据线36 (即，DQ。。开关装置50 #1连^妻至导体56和逻辑电路46的输出端，并且 根据下述控制信号(即，操作类型或模式)主要将数据信号从逻辑 电^各46引导至对应的内部数据线58,或者/人内部凝:据引导至导体 56。开关装置50可通过任何适当的开关装置(即，晶体管、门电 路、逻辑电路等)实现，并且可以基本与上述方式相同的方式被控 制信号所控制。在读操作期间，半导体器件42从半导体器件存储器取出期望 数据，并将取出的数据放置在对应的内部数据线58上。从内部数 据线58将期望数据传送至相关的数据线36 (即，DQ!)，用于传送 至外部装置。具体地，将取出的数据放置在内部数据线58上，并 且开关装置50根据控制信号(即，表示读操作或正常运行模式， 数据率没有提高)将内部数据线连接至导体56。开关装置48根据 控制信号(即，表示读操作或正常运行模式，数据率没有提高)将 导体56连4妄至彩:才居线36 (即，DQ!)，以能够将取出的凄史才居传送至 外部装置。由于用于读才喿作的数据率以上述内部时钟信号为基础， 所以开关装置被控制以能够将取出的数据从内部数据线58传送至 数据线36(即，DQJ (不需要修改数据信号的数据率)。此外，为 半导体器件的正常运行模式配置开关装置(即，便于将数据线36
(即，DQ。连4妄至对应的内部凄t据线58),以能够在不4务改数据 信号的数据率的情况下进行输入/输出操作。对于写操作，可根据本发明的实施例修改数据信号的数据率。 具体地，在数据线36(即，DQ!)上接收将被写入半导体器件存储 器的数据。当应用在测试环境中时，该数据一般包括触发序列，其 数据或数据波形内的数据触发速率明显小于处于运行模式的半导 体器件的数据或触发速率。开关装置48根据控制信号(即，表示 写操作或能够使数据率提高)将数据线36 (即，DQ,)连接至逻辑 电路46的输入端。类似地，数据移位线38 (即，如图2A所示的 INV)连接至逻辑电路46的对应的输入端，逻辑电路46优选为异 或逻辑电路。逻辑电路46执行异或逻辑功能，以将数据和数据移 位信号逻辑地合并，从而产生半导体器件42所4吏用的内部数据信 号(即，如图2A所示的INT DATA)。然而，逻辑电路46可通过 任何适合的电路或其它器件(即，门电路、IC或半导体器件、处理 器、电路等)实现，并可执行任何适合的逻辑功能(即，与、或、 与非、或非等)以接收内部数据信号。数据移位信号主要用于使逻辑电路46转换凄t据信号。由于逻 辑电路46执行异或逻辑操作以合并数据信号和数据移位信号，所 以数据移位信号内的高电平信号能够触发逻辑电路或转换数据信 号(即，逻辑地合并低电平数据信号和高电平数据移位信号的异或 逻辑操作产生高电平信号，而逻辑地合并高电平数据信号和高电平 数据移位信号的该操作产生低电平信号)。通过实例，数据移位信 号脉冲可以相对于数据信号内的信号相移大约90。。这产生相对于 数据信号具有增加两倍的数据率的合成内部数据信号(图4)。本发明的实施例可进一 步测试凄t据相对于时钟的建立和/或保 持时间。这通过控制数据移位和/或l欠据信号(即，调整相移或波形) 来实现。由于可自由调整和确定(即，基于提供给半导体器件的数
据信号和/或数据移位信号)触发数据信号和/或数据移位信号的时 间点，所以可将建立和/或保持时间设置得更加随意或严格。此外， 数据移位信号的占空因数(波形内的高电平信号和低电平信号的比 例)可被调整为操纵内部数据波形，并修改半导体器件存储器的建 立和/或<呆持时间。通过开关装置50将来自逻辑电路46 (图2A )的合成数据信号 引导至对应的内部数据线58,以将其传送至半导体器件存储器。因 此，开关装置可被配置为将放置在半导体器件存储器中的输入数据 信号引导(即，写操作)至逻辑电路46以调整数据率，而通过开 关装置将从存储器接收的输出信号引导至数据线36，用于将其传送 至外部装置。对于正常的运行模式(即，读操作和写操作，数据率 没有"^是高)，开关装置^皮进一步配置为将内部凄t据线连4妄至对应的 数据线。参照图4, 4艮据本发明实施例的用于^f奮改凄t据率的示例性信号 的时序图包括凄t据线36上的信号(即，DQi，如图4所示的DATA PIN )以及数据移4立线38上的信号(即，如图4所示的INV PIN ), 并且还示出了半导体器件的内部数据信号(即，如图4所示的 INTERNAL DATA )。半导体器件使用内部数据信号执行各种操作。 数据线36(即，DQ。基本上从外部装置接收数据信号。当应用在 测试环境中时，凄t据信号可包括上述触发序列，其中，触发速率可 与外部装置的时钟频率比较，并且数据移位线可接收相对于数据信 号相移大约90。的波形。通过逻辑电路经由上述异或逻辑操作将数 据信号(即，DATA PIN)和相移凄t据(即，INVPIN)逻辑地合并 而产生由半导体器件42使用的内部数据信号(即，如图4所示的 INTERNAL DATA )。在这种情况下，所得到的内部数据信号(即， INTERNAL DATA )包括比原始数据信号的数据率大两倍的数据率， 并可与图4所示的增加的内部时4f频率比4交。
如图2A所示，与对应数据线36相关的每个数据率电路可接收 相同的数据移位信号。这减少了本发明实施例的半导体器件所需的 插头数量。对于测试环境，每条数据线36上的^t据信号一般都包 括上述数据的交替或触发序列。由于每条数据线上的数据信号基于 相同的外部装置时钟频率触发，所以可将数据移4立信号4是供给每个 数据率电路并以脉冲系列的形式。数据移位信号相对于数据信号内 的数据(即，相对于数据信号的触发)发生相移。这主要生成上述 数据的额外的反相或触发，并生成具有增加的数据或触发速率的合 成内部数据信号。该实施例可应用于任何运行或其它才莫式的半导体 器件，其中，可使用全局数据移位信号。半导体器件42 (图2A)可包括额外的插头或进一步利用其它 可用插头(即，Data Mask、 DQS等)作为额外的数据移位线38(即， 如图2A所示的INV)。额外的线包4舌相对于凄t据4言号相移预定偏移 的波形，并连4妄至逻辑电^各46的输入端。4吏用不同的相4立偏移的 额外数据移位线能够使逻辑电路产生具有增加的凄t据率(即，大于 原始数据信号内的数据率三倍、四倍等的数据率)的合成内部数据 信号。例如，可通过逻辑电路46将数据信号与分别提供相对于数 据信号移位大约60°和120。的两条数据移位线38逻辑地进行合并， 以产生具有增加三倍的数据率的合成数据信号。此外，可通过逻辑 电路46将数据信号与相对于数据信号分别移位大约45°、90°和135° 的三条数据移位线38逻辑地进行合并，以产生增加了三倍的数据 率的合成数据信号。因此，半导体器件42可被配置为获得任何期 望的数据率，其中，数据率被数据移位线的数量以及对应的相位偏 移或移位所控制。以基于与上述方式相同的方式，将凄t据线36(即， DQJ的上述配置应用于半导体器件的每条数据线(即，DQi至 DQN)。
可选地，如图2B中的本发明的另一个实施例所示，每个数据 率电路可与对应的数据移位信号相关。首先，半导体器件42基本 类似于图2A中的半导体器件，并包括与对应的数据率电路55相关 的一条或多条数据移位信号线38。在这种情况下，外部装置可向每 个凄t据率电^各提供单独的凄t据信号和数据移位信号，以增强4壬何期 望的数据序列的数据率。以基本与上述方式相同的方式，可生成用 于每个数据率电路的凄t据移位信号和凄t据信号，以经由对应的逻辑 电路46生成具有增加的数据率的任何期望的内部凄t据序列(即， 交替或非交替的数据序列)。用于每个数据率电路的数据线和数据 移位线可包括^壬^T适合的波形，以经由^"应的逻辑电路46生成期 望的内部数据信号。增大的数据率有效地提供用于并行的写操作， 并增加了半导体器件的lt据通过量。例如，如上所述4吏lt据率和时 钟频率加倍能够使半导体器件具有16条数据线36来执行并行的写 操作，并可起到具有32条数据线36的器件的作用。半导体器件42 (图2B)可包括额外的插头或进一步利用其它 可用插头(即，DataMask、 DQS等)作为额外凝:才居移位线38 (即， 如图2B所示的INV)用于每个数据率电路55。与对应的数据线36 相关的额外线的每一条都包括波形，并连4妻至对应数据率电路55 的逻辑电路46的输入端。以基本与上述方式相同的方式，可生成 用于每个数据率电路的数据移位信号和数据信号，以经由对应的逻 辑电路46生成具有增加的数据率(即，大于原始数据信号内的数 据率三倍、四倍等的数据率)的任何期望的内部凄t据序列(即，交 替或非交替的数据序列)。每个数据率电路的数据线和数据移位线都可包括^壬<可适合的波形，以经由对应的逻辑电路46生成期望的 内部数据信号。因此，半导体器件42可被配置为获得任何期望的 数据率，其中，数据率被数据移位线的数量以及数据信号和/或数据 移位信号所控制。以基于与上述方式相同的方式，将数据线36(即， DQi)的上述配置应用于半导体器件的每条数据线(即，DQ!至 DQN )。本发明的实施例能够使半导体器件生成增强的内部信号，并有 效地创建了用于这些器件的新的接口用于任何测试或运行目的。增 强的程度可被调节，以控制用于最佳条件和/或与外部装置兼容的半 导体器件的运行性能。应该理解，上面描述并在图中示出的本发明4叉表示了实现用于 增加半导体器件的时钟频率和数据率的少数方式。本发明的实施例可用在任何期望类型的半导体器件(即，存储 器、集成电路、门电路等)、测试系统和/或任何期望材料(即，各 种半导体材料(即，硅等)等)的晶片中。测试系统可测试处于任 何期望级别(即，晶片、封装部件、板等)的部件或电路。例如， 本发明的实施例可用于测试电路或单个电路部件，以增加内部时钟 频率和数据率。晶片可包括任何数量的以任何形式配置的半导体器 件。晶片测试系统可通过4壬4可传统或其它晶片测试系统和/或部件 (即，测试单元、探针板、连接器等)实现。测试单元可通过任何 传统或其它测试单元实现并且测试单元是优选可编程的。测试单元 可包括任何传统的或其它的樣t处理器、控制器、电路和/或專欠件才莫块， 以执行和评估任何类型的期望的测试(即，传输任何期望的命令和 测试lt据、接收和分析测试结果等)。测试单元可执行任^可数量的 任何适合的测试，以及可基于任何期望标准或阈值接收和评估来自 半导体器件的测试结果。晶片测试系统可包括任何数量的探针板，每一个探针板都能够 与晶片上的任何数量的半导体器件接合。探针板可通过任何传统的 或其它的接口 (即，电路、连接器、触点等)实现，从而能够在探 针板和测试单元之间传送信号。探针板可包括任何凄丈量的触点组， 每一组都包括任何凄t量的触点以结合任何凄t量的半导体器件或半 导体器件线，用于任何数量的半导体器件的并行测试。连接器可通 过传统的或其它的连^妾器实现，从而能够在探4十板和测试单元之间 传送信号。半导体器件可以使任何类型(即，存储器、集成电路等)，并 且包括任何数量的任何类型的以任何方式配置的线或插头(即，命令、芯片选择、地址、I/O、时钟、数据或DQ、 datamask、 DQS等)。 线或插头可包括任何期望容量，并且可容纳任何类型和数量的信号 (即，位等)。可通任何类型的存储器件(即，DRAM、 SRAM等) 实现半导体器件，并且包括任何适合的存储阵列以存储数据。可通过任何期望方式的任何期望的线、插头和/或焊盘将各种测 试信号(即，数据、控制信号、时钟、差分时钟、数据移位等)提 供给半导体器件。信号可以是任何形式，并且包括任何适合的特性(即，频率、逻辑电平、电位等)。用于各种信号的线缆和插头(即， CLK、 CLK/、 DQ、 INV等)仅仅是示例性的，并用于参考目的来 描述本发明的实施例。信号和/或插头可以是任何形式。凄t据图样(即，用于将数据写入半导体器件)可利用任何期望的格式以及可 以是任何期望的长度。控制信号可通过外部装置提供或者可从任何 其它半导体器件信号实现或得到，优选表示操作类型或模式(即， 读、写、测试等)。控制信号可包括任何期望的值，从而以任何方 式控制开关装置。可将本发明实施例的电路以任何方式设置在半导体器件上的 任何适合的位置处。可通过任何适合的电路或其它器件(即，门电 路、IC或芯片、处理器、电路等)实现逻辑电路，并且可执行任何 适合的逻辑(即，与、或、与非、或非等)或其它功能，以得到具
有增加的时钟频率和/或凄^居率的内部信号。逻辑电路可包4舌4壬何婆丈 量的输入端，并提供任何数量的输出端。半导体器件可包括任何数 量的附加线或者利用任何凄t量的现有的或可用的线，每一个都包括: 或重新定义包括相移任何适合量的时钟信号，从而能够将内部时钟 信号调整为任何期望的频率。数据率电路可包括任何数量的以任何方式配置的任何传统的 或其它的部件(即，开关、逻辑等)以生成内部数据信号，并简化 用于输入/输出操作的数据传送。数据率电路可容纳任何数量的数据 和内部数据线。开关装置可通过任何适合的开关装置(即，晶体管、 门电路、逻辑、多路转接器、多路分离器等)实现，并且可被任何 适合的控制信号所控制。半导体器件可包括任何数量的附加线或者 利用任何数量的现有的或可用的线，每一个都包括或重新定义包括 数据移位信号(即，相对于数据信号内的数据相移任何适合量或者 以任何其它方式生成)，从而能够将内部凄t据信号调整为任何期望的凄t据率。此外，可以4壬何方式调整#:据移位4言号和/或包括4壬何期 望的占空因数，从而控制半导体器件存储器的建立和保持时间。数 据移位线可以是全局的，或者可选i也，每条凄t据线可接收单独的凄t 据移位信号。数据移位信号可包括任何适合的特性以适应各种数据图样。例 如，可生成凝:据移位信号以产生凄t据信号内多位的触发(即，触发 具有每两位、三位以上连接(即，00110011 )的数据图样的附加连 接)或非交替数据模式。本发明的实施例不限于这里所描述的应用，而是可应用于任何 测试运行环境，以增加器件任何适合的内部信号的时钟频率和/或数 据率。此夕卜，可单独地(即，可以生成增强的内部时钟信号，生成 或不生成增强的内部婆:据^"号，可以生成增强的内部^t据一f言号，生
成或不生成增强的内部时钟信号)或以任何组合生成或增强本发明 实施例的内部时钟和数据信号。根据前面的描述，应用理解，本发明提供了用于增加半导体器 件的时钟频率和数据率的方法和装置，其中，半导体器件或晶粒(die)上的电路4妄收处于特定凄t据率的外部时钟信号和凄t据，并生 成具有增加频率的内部时钟信号以及具有增加凄t据率的内部凄t据 信号。已经描述了用于增加半导体器件的时钟频率和^:据率的新的 或改进的方法和装置的优选实施例，但相信本领域技术人员根据这 里所阐述的原理可以进4亍其它^f參改、变4t和改变。因此，应当理解， 所有这种变化、修改和改变均落入由所附权利要求定义的本发明的 范围内。
权利要求
1.一种装置，包括数据电路，用于接收数据信号以及便于调整所述数据信号的至少一个数据移位信号，并且用于生成具有大于所述数据信号的数据率的数据率的合成数据信号。
2. 根据权利要求1所述的装置，还包括时钟电^各，用于4妄收时钟信号以及相对于所述时钟信号 发生相移的至少一个差分信号，并且用于生成具有大于所述时 钟信号的频率的频率的合成时钟信号。
3. 根据权利要求1所述的装置，其中，所述泰:据电路包括逻辑电路，用于执行所述数据信号和所迷至少一个数据 移位信号的异或逻辑运算，以生成所述合成数据信号。
4. 根据权利要求2所述的装置，其中，所述时钟电路包括逻辑电路，用于执行所述时钟信号和所述至少一个差分 信号的异或逻辑运算，以生成所述合成时钟信号。
5. 根据权利要求2所述的装置，其中，所述至少一个数据移位信号包括相对于所述数据信号相 移九十度的信号，以生成具有两倍于所述数据信号的数据率的 数据率的所迷合成数据信号；以及所述至少一个差分信号包括相对于所述时钟信号相移九 十度的信号，以生成具有两倍于所述时钟信号的频率的频率的 所述合成时钟信号。
6. 根据权利要求2所述的装置，其中，所述装置包括存储器件， 所述存储器件包括多个所述数据电路以及至少一条数据线，其 中，所述数据电路和所述时钟电路被设置在所述存储器件上， 并且所述每一个数据电路都与所述存储器件的对应数据线相 关，以及其中，从外部装置4妄收所述时钟信号、所述至少一个 差分信号、所述数据信号、以及所述至少一个数据移位信号， 以生成所述合成时钟和tt据信号。
7. 根据权利要求6所述的装置，其中，调整所述数据信号和所述 数据移位信号中的至少一个信号，以控制所述存储器件的建立 和寸呆持时间。
8. —种装置，包括数据信号装置，用于接收数据信号以及便于调整所述数 据信号的至少一个数据移位信号；以及数据装置，用于逻辑地合并所述数据信号和所述至少一 个数据移位信号，以生成具有大于所述数据信号的数据率的数 据率的合成数据信号。
9. 根据权利要求8所述的装置，还包括时钟信号装置，用于接收时钟信号以及相对于所述时钟 信号发生相移的至少一个差分信号；以及时钟装置，用于生成具有大于所述时钟信号的频率的频 率的合成时钟信号。
10. 根据权利要求8所述的装置，其中，所述数据装置包括逻辑装置，执行所述数据信号和所述至少一个数据移位信号 的异或逻辑运算，以生成所述合成数据信号。
11. 才艮据权利要求9所述的装置，其中，所迷时钟装置包括逻辑装置，执行所述时钟信号和所述至少一个差分信号 的异或逻辑运算，以生成所述合成时钟信号。
12. 根据权利要求9所述的装置，其中，所述至少 一 个数据移位信号包括相对于所述凄t据信号相 移九十度的信号，以生成具有两倍于所述数据信号的数据率的 数据率的所述合成数据信号；以及所述至少一个差分信号包括相对于所述时钟信号相移九 十度的信号，从而生成具有两倍于所述时钟信号的频率的频率 的所述合成时钟信号。
13. 根据权利要求9所述的装置，其中，所述装置包括存储器件， 所述存储器件包括多个所述数据信号装置和所述数据装置以 及至少一条数据线，其中，所述多个数据信号装置、所述多个 数据装置、所述时钟信号装置、以及所述时钟装置被设置在所 述存储器件上，并且每一个所述数据信号装置和所述数据装置 都与所述存储器件的对应的数据线相关，以及其中，从外部装 置接收所述时钟信号、所述至少 一个差分信号、所述数据信号、 以及所述至少一个凄t据移4立信号，以生成所述合成时钟和凄t据 信号。
14. 一种存储器件，包括多条时钟线，用于接收时钟信号和相对于所述时钟信号 发生相移的至少一个差分时钟信号；至少一条数据线，用于接收数据信号；至少一条数据移位线，用于接收便于调整所述数据信号 的至少一个凄t据移位信号；以及 至少一个数据电路，与所述至少一条数据线相关，用于 接收所述凄t据信号和所述至少一个数据移位信号，以及生成具 有大于所述数据信号的数据率的数据率的合成数据信号。
15. 根据权利要求14所述的存储器件，还包括时钟电路，用于接收所述时钟信号和所述至少一个差分 信号，并且生成具有大于所述时钟信号的频率的频率的合成时 钟信号。
16. 根据权利要求14所述的存储器件，其中，所述数据电路包括逻辑电路，执4于所述接收的数据信号和所述至少一个凄史 据移位信号的异或逻辑运算，以生成所述合成数据信号。
17. 根据权利要求15所述的存储器件，所述时钟电路包括逻辑电路，执行所述时钟信号和所述至少一个差分信号 的异或逻辑运算，以生成所述合成时钟信号。
18. 根据权利要求15所述的存储器件，其中，所述至少一个#:据移位信号包括相对于所述#:据信号相 移九十度的信号，以生成具有两倍于所迷数据信号的数据率的 数据率的所述合成数据信号。
19. 根据权利要求14所述的存储器件，其中，从外部装置接收所 述时钟信号、所述至少一个差分信号、所述数据信号、以及所 述至少 一个凄t据移4立信号，以生成所述合成时钟和数据信号。
20. 根据权利要求14所述的存储器件，其中，调整所述数据信号 和所述数据移位信号中的至少一个信号，以控制所述存储器件 的建立和^f呆持时间。
21. —种生成4言号的方法，包^::(a) 4妄收凄t据信号以及《更于调整所述凄t据信号的至少一 个数据移位信号；以及(b) 生成具有大于所述数据信号的数据率的凄t据率的合 成数据信号。
22. 根据权利要求21所述的方法，还包括(c) 接收时钟信号以及相对于所迷时钟信号发生相移的 至少一个差分信号；以及(d) 生成具有大于所述时钟信号的频率的频率的合成时 钟信号。
23. 根据权利要求21所述的方法，其中，所述步骤(b)还包括(b.l )执行所述数据信号和所述至少一个数据移位信号 的异或逻辑运算，以生成所述合成数据信号。
24. 根据权利要求22所述的方法，其中，所述步骤(d)还包括(d.l )执行所述时钟信号和所述至少一个差分信号的异 或逻辑运算，以生成所述合成时钟信号。
25. 根据权利要求22所述的方法，其中，所述步骤(a)还包括(a.l )接收包括相对于所述数据信号相移九十度的信号 的所述至少 一个凄t据移位信号；步骤(b)还包括(b.l)生成具有两倍于所述数据信号的数据率的数据率 的所述合成数据信号；步骤(c)还包括(C.l )接收包括相对于所述时钟信号相移九十度的信号的所述至少一个差分信号；以及 步骤(d)还包括(d.l)从而生成具有两倍于所述时钟信号的频率的频率 的所述合成时钟信号。
26. 根据权利要求22所述的方法，其中，所述装置包括存储器件， 并且步骤(a)还包括(a.l )从外部装置接收所述数据信号和所述至少一个数 据移位信号；步骤(b)还包括(b.l)生成所述合成数据信号；步骤(c)还包括(c.l )从所述外部装置接收所述时钟信号和所述至少一 个差分信号；以及步骤(d)还包括(d.l)生成所述合成时钟信号。
27. 根据权利要求26所述的方法，其中，步骤(d)还包括(a.2 )调整所述数据信号和所述数据移位信号中的至少 一个信号，以控制所述存储器件的建立和保持时间。
全文摘要
本发明的实施例接收数据信号和便于调整所述数据信号的至少一个数据移位信号，并生成具有大于所述数据信号的数据率的数据率的合成数据信号。
文档编号G01R1/28GK101165495SQ20071016426
公开日2008年4月23日 申请日期2007年10月17日 优先权日2006年10月17日
发明者克劳斯·尼尔勒, 李君熙 申请人:奇梦达北美公司