专利名称：用于在接收装置中校正输出时钟的频率的电路的制作方法
用于在接收装置中校正输出时钟的频率的电路背景串行数据通信被用于在各种装置之间传递数据。接收和正确地解码一连串的串 行数据需要包括发送装置和接收装置(例如视频显示器)的系统被同步。通常，源时钟信 号例如具有162MHZ( “降低的比特率”)或270MHZ( “高比特率”)的频率的链接符号时钟 和时间戳信息或“计数器”(在此也称为“M”和“N”)被包括在被发送到接收装置的一连 串的串行数据中。在这些类型的系统中，具有不同于源时钟频率的、例如在接收装置处在 25. 175MHZ (例如VGA)和268. 5MHZ (例如WQXGA)之间的范围内的输出时钟频率的输出时钟 例如流时钟(有时也称为“像素时钟”)必须被准确地恢复以增进系统的正确运行。在某些 系统中，M和N时间戳信息嵌入到来自发送装置的数据流中，而且涉及源时钟和输出时钟之 间的相对频率。然而，由于源时钟和输出时钟之间的频率差异，有时也称为流时钟恢复(“SCR”) 的精确的输出时钟恢复对于传统系统可能是困难的。在许多系统中，行缓冲器(有时也称 为“先进先出”或“FIFO”缓冲器)被用于在接收装置内暂时储存和调整诸如像素数据的输 出时钟数据流。在一些系统中，接收装置可利用诸如锁相环(“PLL”)的反馈回路来执行输出时钟 恢复技术。PLL分析串行数据流且试图使接收装置与发送装置同步。然而，众所周知，PLL可 导致随机和/或确定的抖动，这可引起传输误差。该抖动可连续地累积，这最终可影响FIFO 缓冲器中的像素数据量。例如，在FIFO缓冲器中像素数据的逐步增加可导致这种数据的过 剩，这在此被称为“上溢”状况。相反地，在FIFO缓冲器中像素数据的逐步减少可导致这种 数据的短缺，这在此被称为“下溢”状况。在上溢或下溢状况中，接收装置的帧恢复和/或 图像稳定可能被损害。概述本发明目的在于用于在接收装置中校正输出时钟的频率的电路。接收装置从发送 装置接收数据和时间戳部分(time stamp component)。时间戳部分至少部分地基于输出时 钟的期望频率。在一个实施方案中，电路包括输出时钟反馈回路、FIFO缓冲器和时间戳调 节器。输出时钟反馈回路调节输出时钟的相位和/或输出时钟的频率。该调节至少部分地 基于时间戳部分。FIFO缓冲器暂时储存数据。时间戳调节器基于FIFO缓冲器的状态选择 性地调节时间戳部分。在某些实施方案中，输出时钟反馈回路是锁相环。在一个实施方案中，FIFO缓冲 器具有实际数据级，而且FIFO缓冲器的状态至少部分地基于实际数据级。在另一个实施方 案中，FIFO缓冲器具有包括上限和下限的目标数据级范围。在这个实施方案中，当FIFO缓 冲器中的实际数据级高于上限或低于下限时，时间戳调节器调节时间戳部分。FIFO缓冲器 具有在目标数据级范围内的期望数据级。在一个实施方案中，时间戳调节器将时间戳部分 调节一百分比，该百分比至少部分地基于与FIFO缓冲器中的实际数据级和期望数据级之 间的差相等的偏移。在另一个实施方案中，状态至少部分地基于FIFO缓冲器中的实际数据 级随着时间的改变。
在一些实施方案中，时间戳调节器包括以预定的时间间隔监控FIFO缓冲器中的 实际数据级的缓冲监控器。在一个实施方案中，时间戳调节器将时间戳部分调节基于计算 的一个量。在另一个实施方案中，时间戳调节器将时间戳部分调节从查找表或寄存器确定
的一个量。本发明目的也在于用于在接收装置中校正输出时钟的频率的方法。附图的简要说明从结合所附描述理解的附图中将最好地理解关于其结构及其操作的本发明的新 颖特征和本发明本身，其中类似的引用符号指类似的部分，而且其中
图1是说明具有本发明的特征的包括时间戳调节器的输出时钟校正电路的一个 实施方案的示意性流程图；图2是说明包括主流处理器的接收装置的概观的框图；图3是包括FIFO缓冲器的时间戳调节器和主流处理器的一个实施方案的框图；图4是包括多行和多个像素时钟的接收装置的一帧的简化局部视图；图5是说明作为FIFO缓冲器中FIFO项目的数量的函数的第一时间戳部分M通过 时间戳调节器的变化的曲线；图6是可由时间戳调节器使用来确定第一时间戳部分M的变化的查找表的一个实 施方案；图7是说明作为时间的函数的FIFO缓冲器中的实际数据级的曲线，作为使用具有 本发明特征的输出时钟校正电路的结果；图8是说明用于在接收装置中校正输出时钟频率的方法的一个实施方案的流程 图；以及图9是说明用于在接收装置中校正输出时钟频率的方法的另一个实施方案的流 程图。描述系统10包括输出时钟校正电路14 (在此有时也被称作“校正电路”或“电路”)， 该输出时钟校正电路14校正来自具有类似或不同频率的源时钟的输出时钟的频率作为输 出时钟的频率。本发明可适用于任何跨时钟域数据传送系统，例如从源时钟域到输出时钟 域，如在此描述的。尽管在此提供的描述主要集中于视频系统，特别是流时钟校正电路，但 应认识到，不应从此处的描述中解释对视频系统的限制。例如，在此描述和公开的校正电路 14可能对音频应用同样有用，在这些音频应用中必须基于固定的源时钟发射器频率在接收 装置中恢复和/或校正可变的音频时钟采样频率。另外，任何其它合适类型的跨时钟域数 据传送系统可从在此描述和公布的技术中获益。图1是提供包括发送装置12和接收装置13 (在点划线矩形内示出)的系统10的 一个实施方案的示意图的流程图。应理解，系统10的可选实施方案可以只包括接收装置 13，并且可省略发送装置12。接收装置13包括输出时钟校正电路14的一个实施方案。应 认识到，输出时钟校正电路14的特定结构可被改变，以适合系统的设计要求。在图1所示 的实施方案中，源时钟被包括在源自发送装置12的数据流中。源时钟首先被序列化，而且 随后在接收装置13(在图1中被示为外部虚线矩形)处通过时钟和数据恢复(“⑶R”)被 恢复，即，反序列化。为了清楚起见，源时钟的反序列化没有在图1中说明。
数据流包括诸如字节数据的输入数据16和时间戳信息18。时间戳信息18包括第 一时间戳部分18和第二时间戳部分19 (也在图1中被分别显示为“M”和“N”)。在某些实 施方案中，时间戳部分18、19可以是基于源时钟和输出时钟的相对频率的M位数据。应理 解，时间戳部分18、19可以可选地包括除了 M位数据以外的信息。在图1所示的实施方案中，输出时钟校正电路14包括输出时钟反馈回路20(在图 1中被示为内部虚线矩形)、FIFO缓冲器22和时间戳调节器M。输出时钟反馈回路20调 节输出时钟的相位和输出时钟的频率中的至少一个。在某些实施方案中，该调节至少部分 地基于时间戳部分18、19中的一个或多个。更具体地，在一个实施方案中，该调节至少部分 地基于第一时间戳部分18，使得第一时间戳部分18的值影响输出时钟的相位和/或频率的 调节范围。在一个实施方案中，输出时钟反馈回路20可包括对本领域技术人员已知的任何 数量的不同类型的锁相环(“PLL”)电路中的一个。PLL电路20的特定设计可被改变。例 如，在图1所示的实施方案中，PLL电路20可包括相位频率检测器26(“PFD”)、电荷泵电路 28 ("CP")、低通滤波器30( “LPF”)或其它类型的滤波器、和电压控制的振荡器32( “VC0”) 中的一个或多个。应认识到，这些结构中的一个或多个可从输出时钟反馈回路20中完全省 略。可选地，输出时钟反馈回路20可包括附加的或可选的稍微类似的结构，而不偏离本发 明的精神或范围。输出时钟反馈回路20可以比图1所示的输出时钟反馈回路20更加复杂 或更不复杂。在一个实施方案中，源时钟除以整数例如第二时间戳部分19(N)以产生基准时钟 34(在图1中被示为“Ref Clk”)。基准时钟34和反馈时钟信号36 (在图1中被示为“FB Clk")然后利用PFD 26被比较。PFD沈可具有两个输出38A、38B(分别为UP或DN)，这两个输出38A、38B指示后 面的电路如何调节(向上或向下)以锁定在期望的相位上。输出38A、38B被馈送到CP 28， 该CP观可以是对LPF 30的一个或多个电容器产生更高或更低的电压信号的模拟电流开 关。LPF 30合并电压信号以使它平滑。该平滑的信号然后被馈送到VCO 32。来自VCO 32 的输出数据40传输到FIFO缓冲器22，而且也间接和循环地反馈回到PFD 26，用于与基准 时钟34比较。第一时间戳部分18(M)合并到这个反馈循环中作为除数。如下面更详细地 解释的，时间戳调节器M包括监控FIFO缓冲器22的状态的缓冲监控器(未显示)。基于 FIFO缓冲器22的状态，时间戳调节器M选择性地向上或向下调节第一时间戳部分18，以 产生经调整的第一时间戳部分18A。使用这个设计，系统10可更准确地恢复输出时钟，和/ 或可提高系统10的抖动性能。图2是说明包括主流处理器242的接收装置213的概观的框图。在这个实施方案 中，主流处理器位于物理层244和视频处理器246之间。如图2所示，源时钟可包括在源时 钟域248中的链接符号时钟。在某些实施方案中，输入数据16(在图1中示出)可包括被 解码的数据字节和/或K码特殊符号。另外，输出数据40 (在图1中示出)可包括输出时 钟域250中的像素数据连同恢复的显示定时信息，例如数据使能(DE)、H-synC、V-sync等， 如本领域中已知的。图3是包括主流处理器342(点划线内所示)的一个实施方案的系统310的一部 分(点划线内所示)的框图。在图3所示的实施方案中，主流处理器342包括解包块352、
7通道解复用器354、FIF0缓冲器322、显示定时发生器356、以及时间戳调节器324。在一个 实施方案中，解包块352和FIFO缓冲器322的一部分在源时钟域348内。另外，FIFO缓冲 器322的其余部分、通道解复用器3M和显示定时发生器356在输出时钟域350内。此外， 时间戳调节器3 可在如图3所示的系统时钟域358内。然而，应认识到，主流处理器342 的各种组件可选地被包括在不同于在图3中的实施方案中所示的那些域的域内。解包块352的设计可改变。在一个实施方案中，解包块352可从物理层M4 (在图 2中示出)取得源(字节)数据16 (在图1中示出)，而且可提取输出(像素)数据40 (在 图1中示出)。在某些实施方案中，电路缓冲器可用于从字节数据中提取像素数据。可选 地，可使用不同类型的缓冲器。在一个实施方案中，通道解复用器3M合并来自多个通道的数据并形成一个单独 的像素数据流。FIFO缓冲器322包括暂时储存输出数据40的存储器。FIFO缓冲器322的设计可 改变。在一个实施方案中，FIFO缓冲器是异步的。在某些实施方案中，FIFO缓冲器322位 于时钟跨越发生的地方，如图3所示。例如，源时钟是写侧时钟，而输出时钟是读侧时钟。在 一个实施方案中，FIFO缓冲器322可以是122位宽和64位深。在这个实施方案中，可被缓 冲的最多像素对于一个通道是64个像素、对于二个通道是1 个像素、以及对于四个通道 是256个像素。122位的FIFO缓冲器宽度在4通道模式中容纳缓冲的4个像素，2个额外 的位用于每行的第一像素和每帧的第一行的标签信息。在这个实施方案中基于下列项中的 一个或多个⑴一个传递单元内的变化，( )适应输出时钟变化所需的FIFO缓冲器，以及 (iii)输出时钟PLL偏移性能是不确定的，来选择64位的深度。在某些实施方案中，基于来自属性数据包的帧参数和从FIFO缓冲器322的可利用 性，显示定时发生器356产生显示定时信息，例如数据使能(DE)、H-synC、V-sync等。如下面更详细地解释的，基于FIFO缓冲器322的状态以某个预定间隔例如每行 L1-Ln的第一像素P1,作为一个非排他性的实施例，时间戳调节器3M基于算法或基于查找 表或寄存器选择性地调节第一时间戳部分18。图4是包括多行L1-L1^P多个像素时钟P1-Pn的接收装置462的一帧的简化局部视 图。为了定时恢复，支持各种同步模式。以下提供一些同步模式的非排他性的实施例， 这些同步模式每个可被排他地使用。可选地，同步模式中的一个可与其它同步模式中的一 个或多个合并。在一个实施方案中，定时恢复可在行同步模式中运行。在行同步模式中，显示定时 计数器可在可利用第一像素P1时被重置，而且有在每行L1-Ln中缓冲的一定数量的像素。在 垂直消隐期期间，显示定时计数器可在自由运行模式(下面描述)中运行，因为在这段时间 期间没有由发送装置12发送的同步信息(在图1中示出)。在另一个实施方案中，定时恢复可在帧同步模式中运行。在帧同步模式中，每个帧 460将仅被同步一次，这发生在每个帧460的第一行L1的第一像素P1处。在这点之后，帧 恢复将处于自由运行模式中，直到下一帧数据进来。在又一个实施方案中，定时恢复可在自由运行模式中运行。在自由运行模式中，帧 同步至少被执行一次，然后显示定时计数器进入自由运行模式。这个模式由在帧同步和自由运行模式之间的自动切换或强制切换(通过固件)促进。在再一个实施方案中，定时恢复可在独立模式中运行。在独立模式中，接收装置 462将显示图案发生器数据，而且视频PLL可在开环模式中。如果FIFO缓冲器在每个帧460的第一像素P1处接近空或满，帧同步模式将再次 生效。在自由运行模式中，在每行L1-Ln的第一像素P1处，FIFO缓冲器状态被监控或用其他 方法被检查，以确定当前输出时钟是否稍快或稍慢，这可能将FIFO缓冲器置于下溢或上溢 的风险中。在每行L1-Ln的末端，如果必要，可根据查找表或通过计算来调节第一时间戳部 分M。图5是说明作为FIFO缓冲器中的FIFO项目的数量的函数的第一时间戳部分通过 时间戳调节器的变化(ΔΜ)的一个实施方案的曲线。在一个实施方案中，FIFO缓冲器具有 包括上限(在图5中示为“U”)、下限(在图5中示为“L”)、以及期望数据级(在图5中示 为“D”)的目标数据级范围。在一个实施方案中，期望数据级大约是FIFO深度的二分之一。 在一个可选的实施方案中，期望数据级可大于或小于FIFO深度的二分之一。在图5中所示 的实施方案中，当对应于数据级的FIFO项目的数量在U和D之间、包含U和D时，不对第一 时间戳部分M进行调节。在目标数据级范围中，假定FIFO在正常状态中运行，而且上溢或 下溢的直接危险被减小。然而，当对应于数据级的FIFO项目的数量高于U时，对第一时间戳部分M进行正 调节。回来参考图1，通过增加在PLL期间用作除数的M值，输出时钟的频率被减小。通过 减小输出时钟频率，数据不进入并在FIFO缓冲器中同样快速地积累。作为结果，FIFO缓冲 器中的数据级将降低。如果使用ΔΜ的适当值，FIFO缓冲器中的数据级可被控制以保持在 目标数据级范围内。相反地，当对应于数据级的FIFO项目的数量低于L时，对第一时间戳部分M进行 负调节。通过减小在PLL期间用作除数的M值，输出时钟的频率被增加。通过增加输出时 钟频率，数据进入且在FIFO缓冲器中更加快速地积累。作为结果，FIFO缓冲器中的数据级 将增加，且如上所示可保持在目标数据级范围内。在可选的实施方案中，状态缓冲监控器与前面描述的稍微不同地监控FIFO缓冲 器的状态。在这个实施方案中，被监控的FIFO缓冲器的状态至少部分地基于FIFO缓冲器 中的实际数据级随着时间的改变。在一个这样的实施方案中，缓冲监控器监控随着时间的 改变的速率，以确定时间戳调节器是否需要调节第一时间戳部分M。因此，即使实际数据级 可在目标数据级范围内，实际数据级的改变的速率和/或方向也可足够快，以指示时间戳 调节器需要调节第一时间戳部分M。相反地，即使实际数据级可能在目标数据级范围之外， 实际数据级的改变的速率和/或方向可使得时间戳调节器不需要调节第一时间戳部分M。 以另一种方式陈述，在一个实施方案中，时间戳调节器可基于实际数据级和实际数据级的 改变的速率和/或方向预测实际数据级将来是否在目标数据级范围内。图6是可由时间戳调节器使用来确定第一时间戳部分M的变化的查找表的一个非 排他性实施例。应认识到，作为非排他性实施例，可使用的实际查找表可根据FIFO缓冲器 的尺寸、接收装置的每行像素的数量、和/或某些公差等级的要求而改变。换句话说，仅为 了解释的容易提供图6中所示的查找表，而且没有限制被预期或暗示。例如，对于某个应用 可能需要更窄或更宽的目标数据级范围。在图6所示的实施例中，目标数据级范围在M和40个FIFO项目之间。在这个实施方案中，假如FIFO项目的数量在M和40之间，对第一时 间戳部分M不进行调节。然而，如果在这个实施例中FIFO项目的数量在16和M之间，包 括16和对，则ΔΜ等于-80，而且M因此被减小了 80。如果在这个实施例中FIFO项目的数 量在48和56之间，包括48和56，则Δ M等于+160，而且M因此被增加了 160，等等。应理解，查找表可按需要或多或少地比图6中所示的查找表精确，以适合系统10 的设计要求。以另一种方式陈述，连续的Δ M值可或多或少地逐渐变化，Δ M值的变化所需 的FIFO项目的数量可或多或少紧密地间隔开，等等。在图6中所示的查找表的实施方案中，目标数据级范围可被预设，使得该范围反 映FIFO缓冲器的深度的特定百分比。例如，在这个实施方案中的目标数据级范围是16，这 是总深度64的25%。在非排他性可选的实施方案中，目标数据级范围可小于FIFO缓冲器 的总深度的约75% .50^^40% .30^^20%、10%或5%。在又一个实施方案中，目标数据级 范围可等于期望数据级。以另一种方式陈述，目标数据级范围可以是零，使得从期望数据级 的任何偏离导致时间戳调节器调节第一时间戳部分M。在再一个可选的实施方案中，算法适用于在不同的时间点，S卩，以预定间隔或某个 其它时间帧方案计算合适的ΔΜ。在一个这样的实施方案中，算法可用于如下计算ΔΜ:
(FIFO offset)χΜΓ11^——-~^[1]
^Total在公式[1]中，FIFO偏移是在特定的时间点，即，在帧的每行L1-Ln的第一像素P1 处期望数据级和FIFO缓冲器中的实际数据级之间的差。另外，HT。tal是接收装置的每个水 平行中的像素的数量。在这个实施方案中，可基于这个算法对ΔΜ预先确定上限和下限，以 确定是否和何时第一时间戳部分将被调节。换句话说，如果△M的绝对值小于某个值，不对 第一时间戳部分M进行调节。相反地，如果△ M的绝对值大于某个值，对第一时间戳部分M 进行调节。对第一时间戳部分M的调节可以按乘数的形式，其基于从算法中计算的百分比。 例如，如果在特定时间的FIFO偏移是+32且HT。tal是2000，数据进入FIFO缓冲器的频率需 要减小32/2000 = . 016或1. 6%。因此，第一时间戳部分M应增加1. 6%，使得在输出时钟 反馈回路(例如PLL)期间使用的除数(经调整的M)较大，这有效地减慢数据进入FIFO缓 冲器的频率。作为结果，FIFO缓冲器中的像素数据的较少积累发生，这降低了上溢的可能 性。应认识到，假如对第一时间戳部分M进行的任何调节基于FIFO缓冲器的状态，上 面提供的算法只是许多可能算法中的一个实施例，而且没有限制被预期或暗示。图7是说明作为时间的函数的FIFO缓冲器中的实际数据级的示范性曲线，作为使 用输出时钟校正电路的结果。在这个实施例中，在T1,FIFO缓冲器中的实际数据级(FIFO项 目)在期望等级处，期望等级在目标数据级范围内。因此，在1\，对第一时间戳部分M不进 行调节。在T2，实际数据级从在T1时的实际数据级稍微增加，但它仍在目标数据级范围内。 因此，在T2，对第一时间戳部分M不进行调节。在T3,实际数据级增加而高于目标数据级范围的上限U。因此，在T3,时间戳调节 器确定对第一时间戳部分M的调节是必要的。如以前在此处描述的，通过利用查找表或通过计算，第一时间戳部分M被调节以在输出时钟反馈回路期间使用，以调节FIFO缓冲器中 的实际数据级，使得它在目标数据级范围内。在T4,实际数据级从在T3时的实际数据级稍微减小，而且它已移到目标数据级范 围内。因此，在T4，对第一时间戳部分M不进行调节。在T5，实际数据级从在T4时的实际数据级稍微减小，但它仍在目标数据级范围内。 因此，在T5，对第一时间戳部分M不进行调节。图7中所示的时间T1-T5可以表示各种时间帧。在一个实施方案中，时间T1-T5的 每个可表示帧的每行的第一像素Plt5在另一个实施方案中，时间T1-T5的每个可表示帧的每 隔一行的第一像素Pi。在又一个实施方案中，时间T1-T5的每个可表示每帧的第一像素P115 在再一个实施方案中，时间T1-T5的每个可表示实际预定持续时间。应理解，为了讨论的容 易，提供由时间T1-T5表示的这些实施例，而且对于T1-T5存在许多其它可能性，包括时间的 一致间隔和非一致间隔。图8是说明用于在接收装置中校正输出时钟频率的方法的一个实施方案的流程 图。在这个实施方案中，在步骤870，如以前在此处描述的，时间戳调节器以预定的时间间隔 监控FIFO缓冲器的状态。作为一个非排他性实施例，时间间隔可至少部分地基于时间，或 它可至少部分地基于事件，例如在给定帧的每行的第一像素时钟处。在步骤872，时间戳调节器确定FIFO缓冲器中的实际数据级是否落在预定的目标 数据级范围之外。如果确定实际数据级没有落在这个范围之外，例如，它落在目标数据级 范围内，则时间戳调节器等待直到下一个预定的时间间隔，且重复步骤870。如果确定了实 际数据级落在目标数据级范围之外，则如以前在此处描述的，时间戳调节器在步骤874利 用算法计算乘数。在某些实施方案中，该算法可至少部分地基于与另一个数据级比较的在 FIFO缓冲器中的实际数据级。在一个实施方案中，与实际数据级比较的数据级可以是期望 数据级。可选地，与实际数据级比较的数据级可以是上限或下限等级中的一个。在步骤876，第一时间戳部分乘以所计算的乘数以向上或向下调节第一时间戳部 分。在步骤878，在诸如PLL的输出时钟反馈回路中使用经调整的第一时间戳部分来 校正输出时钟频率。使用这个方法，在FIFO缓冲器中上溢或下溢的发生率可被减小。在步 骤870，以合适的时间间隔重复这个过程。图9是说明用于在接收装置中校正输出时钟频率的方法的另一个实施方案的流 程图。在这个实施方案中，在步骤980，如以前在此处描述的，时间戳调节器以预定的时间间 隔监控FIFO缓冲器的状态。作为一个非排他性实施例，时间间隔可至少部分地基于时间， 或它可至少部分地基于事件，例如在给定帧的每行的第一像素时钟处。在步骤982，时间戳调节器确定FIFO缓冲器中的实际数据级是否落在预定的目标 数据级范围之外。如果确定了实际数据级没有落在这个范围之外，例如，它落在目标数据级 范围内，则时间戳调节器等待直到下一个预定的时间间隔，且重复步骤980。如果确定实际 数据级落在目标数据级范围之外，则如以前在此处描述的，时间戳调节器在步骤984从查 找表或寄存器确定乘数。在步骤986，第一时间戳部分乘以来自查找表或寄存器的乘数，以向上或向下调节 第一时间戳部分。
在步骤988，经调整的第一时间戳部分在诸如PLL的输出时钟反馈回路中被使用， 以校正输出时钟频率。使用这个方法，在FIFO缓冲器中上溢或下溢的发生率可被减小。在 步骤980，以合适的时间间隔重复这个过程。虽然如在此显示和详细公开的特定系统10和输出时钟校正电路15完全能够实现 目的并提供以前在此处陈述的优势，应理解，它们仅表示一个或多个实施方案，而且除了如 所附权利要求中所描述的以外，不预期对在此显示的结构和设计的细节的限制。
权利要求
1.一种用于在接收装置中校正输出时钟的频率的电路，所述接收装置接收来自发送装 置的数据和时间戳部分，所述时间戳部分至少部分地基于所述输出时钟的期望频率，所述 电路包括输出时钟反馈回路，其调节所述输出时钟的相位和所述输出时钟的频率中的至少一 个，所述调节至少部分地基于所述时间戳部分；FIFO缓冲器，其暂时储存所述数据；以及时间戳调节器，其基于所述FIFO缓冲器的状态选择性地调节所述时间戳部分。
2.如权利要求1所述的电路，其中，所述输出时钟反馈回路是锁相环。
3.如权利要求1所述的电路，其中，所述FIFO缓冲器具有实际数据级，而且所述FIFO 缓冲器的状态至少部分地基于所述实际数据级。
4.如权利要求3所述的电路，其中，所述FIFO缓冲器具有包括上限和下限的目标数据 级范围，而且其中当所述FIFO缓冲器中的所述实际数据级高于所述上限时，所述时间戳调 节器调节所述时间戳部分。
5.如权利要求4所述的电路，其中，所述FIFO缓冲器具有在所述目标数据级范围内 的期望数据级，而且所述时间戳调节器将所述时间戳部分增加一百分比，所述百分比至少 部分地基于与所述FIFO缓冲器中的所述实际数据级和所述期望数据级之间的差相等的偏 移。
6.如权利要求5所述的电路，其中，所述时间戳调节器包括以预定的时间间隔监控所 述FIFO缓冲器中的所述实际数据级的缓冲监控器，而且其中所述百分比还至少部分地基 于所述预定的时间间隔的长度。
7.如权利要求3所述的电路，其中，所述FIFO缓冲器具有目标数据级范围，该目标数据 级范围具有下限，而且当所述FIFO缓冲器的所述实际数据级低于所述下限时，所述时间戳 调节器调节所述时间戳部分。
8.如权利要求7所述的电路，其中，所述FIFO缓冲器具有在所述目标数据级范围内的 期望数据级，而且所述时间戳调节器将所述时间戳部分减小一百分比，所述百分比至少部 分地基于所述实际数据级和所述期望数据级之间的偏移。
9.如权利要求8所述的电路，其中，所述时间戳调节器包括周期地监控所述FIFO缓 冲器中的所述实际数据级的缓冲监控器，所述缓冲监控器以预定的时间间隔监控所述FIFO 缓冲器的状态，而且所述百分比还至少部分地基于所述预定时间间隔的长度。
10.如权利要求3所述的电路，其中，所述FIFO缓冲器具有包括上限和下限的目标数据 级范围，而且当所述FIFO缓冲器的所述实际数据级在所述上限和所述下限之间时，所述时 间戳调节器不调节所述时间戳部分。
11.如权利要求1所述的电路，其中，所述FIFO缓冲器具有实际数据级，而且所述状态 至少部分地基于所述FIFO缓冲器中的所述实际数据级随着时间的改变。
12.如权利要求1所述的电路，其中，所述时间戳调节器包括周期地监控所述FIFO缓冲 器的状态的缓冲监控器。
13.如权利要求12所述的电路，其中，所述缓冲监控器以预定的时间间隔监控所述 FIFO缓冲器的状态。
14.如权利要求12所述的电路，其中，所述接收装置包括视频输出，该视频输出具有包括多个像素的行，而且其中所述预定的时间间隔至少部分地基于每行的像素的数量和所述 输出时钟的频率。
15.如权利要求12所述的电路，其中，所述接收装置包括具有多行的视频输出，每行具 有多个像素，而且其中所述预定的时间间隔基于所述视频输出的行的数量。
16.如权利要求1所述的电路，其中，所述时间戳调节器将所述时间戳部分调节基于计算的一个量。
17.如权利要求1所述的电路，其中，所述时间戳调节器将所述时间戳部分调节从查找 表确定的一个量。
18.如权利要求1所述的电路，其中，所述FIFO缓冲器是行缓冲器。
19.一种接收装置，其包括权利要求1的电路。
20.一种用于在接收装置中校正输出时钟的频率的方法，所述方法包括以下步骤 使用输出时钟反馈回路调节所述输出时钟的相位和所述输出时钟的频率中的至少一个，所述调节至少部分地基于通过所述接收装置接收的时间戳部分； 将通过所述接收装置接收的数据暂时储存在FIFO缓冲器中；以及 使用时间戳调节器基于所述FIFO缓冲器的状态选择性地调节所述时间戳部分。
21.如权利要求20所述的方法，其中，所述输出时钟反馈回路是锁相环。
22.如权利要求20所述的方法，其中，选择性地调节的所述步骤包括将所述时间戳部 分调节至少部分地基于所述FIFO缓冲器的实际数据级的一个量。
23.如权利要求20所述的方法，其中，选择性地调节的所述步骤包括当所述FIFO缓冲 器的实际数据级落在所述FIFO缓冲器中的目标数据级范围之外时，调节所述时间戳部分。
24.如权利要求23所述的方法，其中，选择性地调节的所述步骤包括将所述时间戳部 分调节一百分比，所述百分比至少部分地基于与所述FIFO缓冲器中的所述实际数据级和 期望数据级之间的差相等的偏移。
25.如权利要求23所述的方法，其中，选择性地调节的所述步骤包括当所述FIFO缓冲 器的所述实际数据级落在所述目标数据级范围内时，不调节所述时间戳部分。
26.如权利要求20所述的方法，其中，选择性地调节的所述步骤包括所述状态至少部 分地基于所述FIFO缓冲器中的实际数据级随着时间的改变。
27.如权利要求20所述的方法，其中，选择性地调节的所述步骤包括使用缓冲监控器 以预定的时间间隔监控所述FIFO缓冲器的状态。
28.如权利要求20所述的方法，其中，选择性地调节的所述步骤包括将所述时间戳部 分调节基于算法的一个量。
29.如权利要求20所述的方法，其中，选择性地调节的所述步骤包括将所述时间戳部 分调节从查找表确定的一个量。
30.如权利要求20所述的方法，其中，暂时储存的所述步骤包括所述FIFO缓冲器是行 缓冲器。
31.一种用于在接收装置中校正输出时钟的频率的电路，所述接收装置接收来自发送 装置的数据和时间戳部分，所述时间戳部分至少部分地基于所述输出时钟的期望频率，所 述电路包括锁相环，其调节所述输出时钟的相位和所述输出时钟的频率中的至少一个，所述调节至少部分地基于所述时间戳部分；FIFO缓冲器，其暂时储存所述数据，所述FIFO缓冲器具有实际数据级、包括上限和下 限的目标数据级范围和在所述上限和所述下限之间的期望数据级；以及时间戳调节器，其只有当所述实际数据级落在所述目标数据级范围之外时才将所述时 间戳部分调节基于所述FIFO缓冲器的所述实际数据级和所述期望数据级之间的差的一个 量。
全文摘要
一种用于在接收数据(16)和时间戳部分(18)的接收装置(13)中校正输出时钟的频率的输出时钟校正电路(14)包括输出时钟反馈回路(20)、FIFO缓冲器(22)和时间戳调节器(24)。输出时钟反馈回路(20)基于时间戳部分(18)调节输出时钟的相位和/或频率。FIFO缓冲器(22)暂时储存数据。时间戳调节器(24)基于FIFO缓冲器的状态选择性地调节时间戳部分。在一个实施方案中，状态至少部分地基于FIFO缓冲器中的实际数据级。在另一个实施方式中，FIFO缓冲器(22)具有目标数据级范围，而且当FIFO缓冲器中的实际数据级在这个范围之外时，时间戳部分被调节。
文档编号H04J3/06GK102100021SQ200980127656
公开日2011年6月15日 申请日期2009年6月16日 优先权日2008年6月17日
发明者志兵·刘, 胜杰·梁 申请人:联合设备技术公司