专利名称：基于fpga相同周期信号的相位差测量电路及测量方法
技术领域：
:本发明属于时频测量技术领域，涉及一种相位差测量，可用于对相同周期信号相位差的测量。
背景技术：
:在现代测量领域，测量两路相同周期信号之间的相位差在工程上具有十分重要的地位，尤其是皮秒级的测量技术显得尤为重要，主要用于时间同步、卫星导航定位、激光测距等等。近年来，随着数字化应用的日益广泛，信号频率周期的测量也向着数字化的方向发展，优点在于精度高，适应性强且易于实现，例如通过专用集成电路ASIC、现场可编程控门阵列FPGA、数字处理器DSP等硬件芯片的实现。相同周期信号的测量方法主要由基于相关原理的相位差测量、基于正交变换的相位差测量、基于脉冲填充方法以及抽头延迟法。前两者是通过采样信号的数值计算得出，误差较大。而基于脉冲填充的方法需要很高的填充频率，会造成±I误差，测量精度不足。目前，抽头延迟法是能实现较高测量分辨率和测量精度的方法，通过对两个具有相位差的相同周期信号中的一个进行延迟，直到两个相同周期信号上升沿重合对齐，经过对延迟值的计算，即可以测量出相位差。抽头延迟值决定了测量的分辨率，但是构造较低的延迟值且线性度好的抽头难度很大，抽头延迟值不可能无限制的小。
图1为现有抽头延迟法示意图，图1中相同周期信号被测相位差真值为d，抽头延迟值为τ，在测量过程中，如果被测相位差是抽头延迟值的整数倍，则经过m级延迟之后，被测相位差的真值d等于测量值m τ，测量误差ε为O;但是，如果被测相位差不是抽头延迟值的整数倍，则经过m级延迟之后，测量值πιτ就会大于被测相位差的真值d，从而造成测量误差ε =mT-d。因此当采用抽头延迟法进行相同周期信号相位差的任意值测量时，也会存在测量误差
发明内容
:本发明的目的在于克服已有技术的不足，提出了一种基于FPGA相同周期信号的相位差测量电路及方法，以在现有的抽头延迟法的基础上通过两个通道的测量，降低测量误差，提高测量分辨率。为了实现上述目的，本发明基于FPGA相同周期信号的相位差测量电路，包括:第一测量通道，第二测量通道，逻辑控制单元。所述的第一测量通道，包括:第一抽头延迟模块，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第一重合检测模块；第一抽头计数模块，用于对第一抽头延迟模块中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元；第一重合检测模块，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL_2的上升沿与经过第一抽头延迟模块延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元。所述的第二测量通道，包括:第二抽头延迟模块，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第二重合检测模块；第二抽头计数模块，用于对第二抽头延迟模块中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元；第二重合检测模块，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL.2与经过第二抽头延迟模块延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元。所述的逻辑控制单元，用于根据第一抽头计数模块和第二抽头计数模块的计数结果，计算相同周期信号SIGNAL_1和SIGNAL_2的相位差，并分别向第一抽头延迟模块、第一抽头计数模块、第一重合检测模块、第二抽头延迟模块、第二抽头计数模块及第二重合检测模块输入控制信号。为了实现上述目的，本发明基于FPGA相同周期信号相位差的测量方法，包括如下步骤:I)初始化1.1)设置第一抽头延迟模块的第I级可编程延迟单元为“FIX”模式，标定第I级可编程延迟单元中的延迟抽头的延迟值为50ps，并设置第2级 第N级可编程延迟单元为“VARIABLE”模式，标定第2级 第N级可编程延迟单元中延迟抽头的延迟值为50ps ；1.2)设置第二抽头延迟模块的第I级可编程延迟单元为“FIX”模式，标定第I级可编程延迟单元中的延迟抽头的延迟值为75ps，并设置第2级 第N级可编程延迟单元为“VARABLE”模式，标定第2级 第N级可编程延迟单元中延迟抽头的延迟值为50ps ；1.3)复位第一抽头计数模块和第二抽头计数模块，使计数器从“O”开始计数；1.4)设置第一重合检测模块和第二重合检测模块中D触发器输出状态为“O”。2)将相同周期信号中相位超前的周期信号SIGNAL_1输入到第一抽头延迟模块，通过第I级可编程延迟单元将SIGNAL_1信号固定延迟50ps。3)逻辑控制单元判断第一重合检测模块的状态，若出现由“I”向“O”的状态跳变，即第一测量通道I中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤5)，否则执行步骤4)。4)第一测量通道进行逐级抽头延迟和逐级计数，并返回步骤3)。5)逻辑控制单元控制第一抽头延迟模块停止对SIGNAL_1信号逐级抽头延迟，并且停止第一抽头计数模块逐级计数过程，读取N-1个计数器的计数值，执行步骤10)。6)将相同周期信号中相位超前的周期信号SIGNAL_1输入到第二抽头延迟模块，通过第I级可编程延迟单元将SIGNAL_1信号固定延迟75ps。7)逻辑控制单元判断第二重合检测模块的状态，若出现由“ I”向“O”的状态跳变，即第二测量通道中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤
9)，否则执行步骤8)。
8)第二测量通道进行逐级抽头延迟和逐级计数，并返回步骤7)。9)逻辑控制单元控制第二抽头延迟模块停止对SIGNAL_1信号逐级抽头延迟，并且停止第二抽头计数模块逐级计数过程，读取N-1个计数器的计数值。10)逻辑控制单元根据步骤5)读取的N-1个计数器的计数值和步骤9)读取的N_1个计数器的计数值，分别计算第一测量通道所测量的相位差约和第二测量通道所测量的相位差炉2，并根据约和炉2计算相同周期信号的相位差炉:
权利要求
1.一种基于FPGA相同周期信号相位差的测量电路，包括测量通道和逻辑控制单元，其特征在于，测量通道设为两路，即第一测量通道(I)和第二测量通道(2); 所述的第一测量通道(I)包括: 第一抽头延迟模块(11)，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第一重合检测模块(13)； 第一抽头计数模块(12)，用于对第一抽头延迟模块(11)中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元(3)； 第一重合检测模块(13)，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL.2的上升沿与经过第一抽头延迟模块(11)延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元(3)； 所述的第二测量通道(2)包括: 第二抽头延迟模块(21)，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第二重合检测模块(23)； 第二抽头计数模块(22)，用于对第二抽头延迟模块(21)中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元(3)； 第二重合检测模块(23)，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL.2的上升沿与经过第二抽头延迟模块(21)延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测`结`果输入给逻辑控制单元(3)； 所述的逻辑控制单元(3)，用于根据第一抽头计数模块(12)和第二抽头计数模块(22)的计数结果，计算相同周期信号SIGNAL_1和SIGNAL_2的相位差，并分别向第一抽头延迟模块(11)、第一抽头计数模块(12)、第一重合检测模块(13)、第二抽头延迟模块(21)、第二抽头计数模块(22)及第二重合检测模块(23)输入控制信号。
2.根据权利要求1所述的基于FPGA相同周期信号相位差的测量电路，其特征在于第一抽头延迟模块(11)和第二抽头延迟模块(21)均由N个可编程延迟单元级联构成，其中，2彡N彡239。
3.根据权利要求1所述的基于FPGA相同周期信号相位差的测量电路，其特征在于第一抽头计数模块(12)和第二抽头计数模块(22)均由N-1个计数器构成，其中，2 < N < 239。
4.根据权利要求1所述的基于FPGA相同周期信号相位差的测量电路，其特征在于第一重合检测模块(13)和第二重合检测模块(23)均由I个D触发器构成。
5.一种基于权利要求1的相同周期信号相位差测量方法，包括如下步骤: O初始化: `1.1)设置第一抽头延迟模块(11)的第I级可编程延迟单元为“FIX”模式，标定第I级可编程延迟单元中的延迟抽头的延迟值为50ps，并设置第2级 第N级可编程延迟单元为“VARIABLE”模式，标定第2级 第N级可编程延迟单元中延迟抽头的延迟值为50ps ； ` 1.2)设置第二抽头延迟模块(21)的第I级可编程延迟单元为“FIX”模式，标定第I级可编程延迟单元中的延迟抽头的延迟值为75ps，并设置第2级 第N级可编程延迟单元为“VARIABLE”模式，标定第2级 第N级可编程延迟单元中延迟抽头的延迟值为50ps ； `1.3)复位第一抽头计数模块(12)和第二抽头计数模块(22)，使计数器从“O”开始计数；`1.4)设置第一重合检测模块(13)和第二重合检测模块(23)中D触发器输出状态为“O”； 2)将相同周期信号中相位超前的周期信号SIGNAL_1输入到第一抽头延迟模块(11)，通过第I级可编程延迟单元将SIGNAL_1信号固定延迟50ps ； 3)逻辑控制单元(3)判断第一重合检测模块(13)的状态，若出现由“I”向“O”的状态跳变，即第一测量通道(I)中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤5)，否则执行步骤4)； 4)第一测量通道(I)进行逐级抽头延迟和逐级计数，并返回步骤3)； 5)逻辑控制单元(3)控制第一抽头延迟模块(11)停止对SIGNAL_1信号逐级抽头延迟，并且停止第一抽头计数模块(12)逐级计数过程，读取N-1个计数器的计数值，执行步骤10)； 6)将相同周期信号中相位超前的周期信号SIGNAL_1输入到第二抽头延迟模块(21)，通过第I级可编程延迟单元将SIGNAL_1信号固定延迟75ps ； 7)逻辑控制单元(3)判断第二重合检测模块(23)的状态，若出现由“I”向“O”的状态跳变，即第二测量通道(2)中相同周期信号SIGNAL_1和SIGNAL_2达到上升沿重合对齐，则执行步骤9)，否则执行步骤8)； 8)第二测量通道(2)进行逐级抽头延迟和逐级计数，并返回步骤7)； 9)逻辑控制单元(3)控制第二抽头延迟模块(21)停止对SIGNAL_1信号逐级抽头延迟，并且停止第二抽头计数模块(22)逐级计数过程，读取N-1个计数器的计数值； 10)逻辑控制单元(3)根据步骤5)读取的N-1个计数器的计数值和步骤9)读取的N-1个计数器的计数值，分别计算第一测量通道(I)所测量的相位差奶和第二测量通道(2)所测量的相位差识2，并根据炉!和％计算相同周期信号的相位差识:
6.根据权利要求5所述的相同周期信号相位差测量方法，其中步骤4)所述的第一测量通道(I)进行逐级抽头延迟和逐级计数，按如下步骤进行:`4.1)逻辑控制单元(3 )控制第一抽头延迟模块(11)中第2级 第N级可编程延迟单元，对由该第一抽头延迟模块(11)中第I级可编程延迟单元输出的SIGNAL_1信号在计数时钟Cnt_delay_clk的驱动下实现逐级抽头延迟； .4.2)逻辑控制单元(3)控制第一抽头计数模块(12)中N-1级计数器在计数时钟Cnt_delay_clk的驱动下逐级计数。
7.根据权利要求5所述的相同周期信号相位差测量方法，其中步骤8)所述的第二测量通道(2)进行逐级抽头延迟和逐级计数，按如下步骤进行: .8.1)逻辑控制单元(3)控制第二抽头延迟模块(21)中第2级 第N级可编程延迟单元，对由该第二抽头延迟模块(21)中第I级可编程延迟单元输出的SIGNAL_1信号在计数时钟Cnt_delay_clk的驱动下实现逐级抽头延迟； .8.2)逻辑控制单元(3)控制第二抽头计数模块(22)中N-1级计数器在计数时钟Cnt_delay_clk的驱动 下逐级 计数。
全文摘要
本发明提供了一种基于FPGA相同周期信号的相位差测量电路及测量方法，主要解决已有技术测量周期信号的相位差分辨率低，测量误差大的问题。本发明包括第一测量通道、第二测量通道和逻辑控制单元，其中，第一测量通道与第二测量通道相互独立，逻辑控制单元通过对第一测量通道和第二测量通道的测量过程进行控制，以分别完成对相同周期信号中相位超前信号的逐级抽头延迟，对延迟抽头个数的逐级抽头计数以及两个相同周期信号边沿对齐检测，并根据两个通道的计数结果计算相同周期信号相位差。本发明结构简单，易于实现，降低了测量误差，提高了测量分辨率，可用于时间同步、卫星导航定位、激光测距中对相同周期信号相位差的测量。
文档编号G01R25/00GK103105534SQ201310039610
公开日2013年5月15日 申请日期2013年1月31日 优先权日2013年1月31日
发明者王海, 姚秦, 张敏, 段程鹏, 吴英华, 梁肖 申请人:西安电子科技大学