一种快速定位数字示波器触发点系统的制作方法
【专利摘要】一种快速定位数字示波器触发点系统，包括通道调理电路，模数转换器ADC、电压比较电路、FPGA；FPGA包括降速处理模块、触发信号生成模块、触发定位模块、RAM地址生成模块、RAM存储器；信号通过通道调理电路后分为两路，一路进入模数转换器ADC，通道调理电路的另外一路进入电压比较电路的一端，送入FPGA的触发信号生成模块；降速处理模块对触发信号进行采样，经降速处理模块处理的N位信号触发采样数据Trig’Data输入至触发定位模块，触发定位模块在检测到N位数据变为非0时立刻锁存RAM地址生成模块产生的数据存储器RAM写数据地址，并且记录这个非0数据。
【专利说明】一种快速定位数字示波器触发点系统
【技术领域】
[0001]本发明涉及数字储存示波器数据采样触发领域，尤其涉及一种快速确定触发时刻的采样数据点，提高水平显示精度。
【背景技术】
[0002]数字示波器是利用模数转换器对模拟信号进行数字量化采样，通过数据处理把采样数据存储到存储器内，需要时再把数据取出，在屏幕上通过连线或者点阵重现波形。数字示波器除了波形存储，波形运算等优点外还有着强大的触发功能。因为数字示波器的存储器是一个循环缓存，新的数据会不断覆盖老的数据，直到采集过程结束。没有触发电路确定一个时间参考零点的话，这些采集的数据不断地这样新老交替，在屏幕视觉上感觉波形在来回“晃动”。所谓触发，就是按照需求设置一定的触发条件，当波形流中的某一个波形满足这一条件时，示波器即实时捕获该波形和其相邻部分，并显示在屏幕上。触发条件的唯一性是精确捕获的首要条件。如图1，模数转换器对一正弦波进行采样，触发条件为常见的上升沿电平触发。当预触发计数器计数完成后第一个上升沿跨越触发电平时，触发发生。由于模数转换器的量化精度，假如跨越触发电平处没有采样点，那之后的第一个采样点即触发点，跨越触发电平至触发点的时间间隔为触发误差。当模数转换器的采样率很高，足以满足波形显示精度，上述的触发误差可以忽略。
[0003]快速定位波形的触发点对于波形显示及其重要。数字示波器里一般存储器(包括可编程逻辑器件设置的存储器)位宽远大于模数转换器的采样分辨率，即储存器的一个地址空间所对应存储的采样点数不止一个。如图2，存储器每个地址所对应的空间存储η个采样数据点，存储器共有m个地址，整个存储器共存储mXη个数据点。传统方式是用触发信号来锁存储存器的地址，即每次锁存I组共η个采样点，但是无法准确定位其中的某一点。也可以再采用软件辅助定位法，但是增加处理器的负担，影响波形的刷新率。
【发明内容】
[0004]针对以上问题本发明提供一种可快速定位触发点的数字示波器触发点系统。软件在重现波形时直接使用此触发点，加快波形的刷新率。
[0005]本发明数字示波器触发点系统其特征在于:包括通道调理电路，模数转换器ADC、电压比较电路、FPGA ；
[0006]FPGA包括降速处理模块、触发信号生成模块、触发定位模块、RAM地址生成模块、RAM (存储器)。信号通过通道调理电路后分为两路。一路进入模数转换器ADC，模数转换器ADC以高于信号频率至少五倍以上的采样率进行采样。
[0007]模数转换器输出的采样数据速率很高，输入至FPGA中的降速处理模块进行降速处理。降速处理模块把整个数据速度降到原来的1/Ν，同时数据宽度扩展到原来的N倍，ADC降速扩展数据存入RAM存储器中。降速系数N为FPGA动态设计的RAM (存储器)的位宽和ADC的输出数据位宽的比值。降速后的数据速率要适合FPGA处理，假如速率还很快(400MSa/s以上)，可以增大RAM(存储器)的位宽，从而增大N，进一步把速度降下来。下文的N都是降速系数。
[0008]通道调理信号的另外一路进入电压比较电路的一端，另外一个输入端输入的是预设的介于调理过的信号最小值和最大值之间的触发电平直流电压信号，通道调理信号与触发电平比较，当触发信号穿越触发电平后，电压比较器立即产生一个快沿触发脉冲，即比较方波，送入FPGA的触发信号生成模块。
[0009]上面所述的触发信号生成模块包括预触发计数器和触发响应单元。二次采集开始时，RAM开始存储采集数据，同时预触发计数器开始计数，此计数器计数完成前触发响应单元不响应输入的快沿触发脉冲，即此时的触发电平Trig’s —直为低电平。预触发计数器计数完成后触发响应单元检测到的第一个快沿触发脉冲后触发信号Trig’ s就变为高电平，一直持续到采集结束。此触发信号Trig’s连同模数转换器ADC采样数据一并送入FPGA的降速处理模块。
[0010]降速处理模块对触发信号进行采样，图4是触发发生时所对应的一组采样值。触发信号是I位信号，此模块每次输出N位采样数据，触发信号上升沿之前一直是低电平，跳变为高之前的每组采样数据N位全为O ;同理触发信号上升沿之后一直是高电平，跳变为高电平之后的每组采样数据N位全为I ;只有在上升沿的那个采样区间，采样数据才不全为O。由于采样时钟和触发信号不同步，所以在触发跳变的这组采样点触发位置对应的数据位置不固定。采样数据高M(M最小为0，最大为N-1)位为0，低(N-M)位为I。
[0011]N位信号触发采样数据Trig’ Data输入至触发定位模块，此模块在检测到N位数据变为非O时立刻锁存RAM地址生成模块产生的数据存储器(RAM)写数据地址，并且记录这个非O数据。触发采样数据和模数转换器ADC降速扩展数据基于同一个时钟，具有相同的相位关系。触发采样的N位数据和模数转换器ADC降速扩展的N组采样点是在时间点上是一一对应的，所以通过这个数据就可以确定M所处的位置就能找到触发时刻的采样数据点，即触发信号锁存的那个地址对应空间的第M+1个数据点即为触发点；例如全为I时(触发发生在前组的最后一个采样时钟之后，这组的第一个采样时钟之前)，最高位第一个点为触发点。示波器波形显示和处理软件直接用此点作为时间参考零点来显示触发之前和之后的数据，不需要通过软件辅助找点，从而节省软件的开销，加快波形的刷新显示。
[0012]由于本发明的触发信号输入至降速处理模块以及降速触发定位模块的设计，不需要示波器软件辅助就能快速定位触发点，所以本发明相对于现有技术可快速定位触发点。
【专利附图】
【附图说明】
[0013]图1为触发示意图；
[0014]图2为使用现有方法确定触发点的示意图；
[0015]图3为本发明系统的结构框图；
[0016]图4为本发明的触发定位示意图。
【具体实施方式】:
[0017]下面结合附图对本发明作进一步详细的描述。
[0018]实施例[0019]如图3、4所示，一 IOOMHz的正弦波经过通道调理电路以合适的幅度输入至一 8位的模数转换器ADC，模数转换器ADC以最高速率IGHz对进行采样，输出的8位采样数据速率为lGbps，如此快的数据FPGA无法直接处理，选择降速接收模块，降速系数为8，降速后的数据宽度64位,数据速度降为125Mbps。降速的数据存入64位宽的存储器中，每位地址所对应空间存8个采样点(每个采样点8位)。
[0020]IOOMHz的正弦波经过通道调理电路后输入模数转换器ADC的同时另外一路送入电压比较电路，电压比较电路触发类型为常见的边沿触发，本案例设为上升边沿触发。电压比较电路的一端输入的是预设的介于通道调理电路调理过的信号最小值和最大值之间的触发电平直流电压信号，另外一端就是上述IOOMHz经过调理过的信号。这个信号与触发电平比较，当触发信号穿越触发电平后，电压比较器立即产生一个快沿触发脉冲，送入FPGA的触发信号生成模块。此触发信号生成模块的工作流程是:采集开始，存储器开始存储采集数据，同时预触发计数器开始计数。此计数器计数完成前不响应输入的快沿触发脉冲，即此时的触发电平一直为低电平。预触发计数器计数完成后触发响应单元检测到的第一个快沿触发脉冲后触发信号就变为高电平，一直持续到采集结束。当触发信号生成模块生成真正的触发信号后，传统方法用这个信号立即去锁存存储器的当前写数据地址，锁存了一个写地址即锁定了一组共8个采样点，触发点只能是其中的一个，但是无法准确定位8个点中那个触发点，触发误差最大为7个采样点的时间间隔，显示的波形就会“抖动”。也可以辅以软件找点法，这样增加了系统的负担，消耗较多的资源。本发明方法可以快速确定触发点。触发信号生成模块生成真正的触发信号送入降速处理模块进行采样，因为是上升沿触发，上升沿之前一直为低电平，所以采样数据为二进制数00000000;同理，触发之后一直为高电平，采样数据为二进制数11111111。只有在上升沿的那个采样区间，采样数据才不全为0，例如采样数据位00…111，前面共m个O。触发采样数据和ADC的降速扩展数据基于同一个时钟，具有相同的相位关系。触发采样的8位数据和ADC降速扩展的8个采样点是一一对应的，所以通过确定m就能确定触发时刻的采样数据点，即触发信号锁存的那个地址对应空间的第m+1个数据点即为触发点。示波器波形显示和处理软件直接使用此点作为水平零参考点显示稳定的波形。
`[0021]以上所述仅为本发明的优选实施例而已，并不限制于本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
【权利要求】
1.一种快速定位数字示波器触发点系统，其特征在于:包括通道调理电路，模数转换器ADC、电压比较电路、FPGA ； FPGA包括降速处理模块、触发信号生成模块、触发定位模块、RAM地址生成模块、RAM存储器； 信号通过通道调理电路后分为两路，一路进入模数转换器ADC，模数转换器ADC以高于信号频率至少五倍以上的采样率进行采样；模数转换器输出的采样数据，输入至FPGA中的降速处理模块进行降速处理；降速处理模块把整个数据速度降到原来的1/N，同时数据宽度扩展到原来的N倍，ADC降速扩展数据存入RAM存储器中；降速系数N为FPGA动态设计的RAM存储器的位宽和ADC的输出数据位宽的比值； 通道调理电路的另外一路进入电压比较电路的一端，电压比较电路另外一个输入端输入的是预设的介于通道调理电路调理过的信号最小值和最大值之间的触发电平直流电压信号，通道调理信号与触发电平比较，当触发信号穿越触发电平后，电压比较器立即产生一个快沿触发脉冲，即比较方波，送入FPGA的触发信号生成模块； 上面所述的触发信号生成模块包括预触发计数器和触发响应单元，二迭采集开始时，RAM开始存储采集数据，同时预触发计数器开始计数，此计数器计数完成前触发响应单元不响应输入的快沿触发脉冲，即此时的触发电平Trig’s 一直为低电平；预触发计数器计数完成后触发响应单元检测到的第一个快沿触发脉冲后触发信号Trig’ s就变为高电平，一直持续到采集结束；此触发信号Trig’s连同模数转换器ADC采样数据一并送入FPGA的降速处理模块； 降速处理模块对触发信号进行采样，触发信号是I位信号，降速处理模块每次输出N位采样数据，触发信号上升沿之前一直是低电平，跳变为高之前的每组采样数据N位全为O ;同理触发信号上升沿之后一直是高电平，跳变为高电平之后的每组采样数据N位全为I ;只有在上升沿的那个采样区间，采样数据才不全为O ;由于采样时钟和触发信号不同步，所以在触发跳变的这组采样点触发位置对应的数据位置不固定；采样数据高M位为O，低(N-M)位为1，M最小为O，最大为N-1。 经降速处理模块处理的N位信号触发采样数据Trig’ Data输入至触发定位模块，触发定位模块在检测到N位数据变为非O时立刻锁存RAM地址生成模块产生的数据存储器RAM写数据地址，并且记录这个非O数据；触发采样数据和模数转换器ADC降速扩展数据基于同一个时钟，具有相同的相位关系；触发采样的N位数据和模数转换器ADC降速扩展的N组采样点是在时间点上是一一对应的，所以通过这个数据就可以确定M所处的位置就能找到触发时刻的采样数据点，即触发信号锁存的那个地址对应空间的第M+1个数据点即为触发点。
【文档编号】G01R13/02GK103558434SQ201310538118
【公开日】2014年2月5日 申请日期:2013年11月4日 优先权日:2013年11月4日
【发明者】钟景华, 钱黄生, 刘大海 申请人:南京国睿安泰信科技股份有限公司