避免一部分地上信号干扰。
[0034] FPGA片内单片机，指的是在FPGA内部利用逻辑单元搭建的Nios Π 嵌入式处理器。 该片内处理器是ALTERA公司推出的采用哈佛结构、具有32位指令集的第二代片上可编程的 软核处理器。
[0035] 所述的测频模块，采用等精度测量法，参见图3,主要由D触发器和两个带使能端的 计数器(计数器1和计数器2)组成。D触发器的d端连接闽口信号，elk端连接待测信号，D触发 器的输出端连接到计数器1和计数器2的使能端上。根据D触发器的输出特性可知，在闽口信 号拉高后，待测信号的第一个上升沿到来时，q端才开始输出高电平，使能两个计数器。D触 发器的应用可确保计数器在待测信号的第一个上升沿到来时才开始工作，避免了对被测信 号计数时产生± 1的误差，有效提高了系统精度，最低测量频率可达到IHz。计数器开始工作 后，在闽口时间内同时对待测信号和标准信号（即时钟信号)进行计数，时钟信号计数值化 除W待测信号计数值化乘上时钟周期T幡巾即为待测信号周期T，对周期求倒数即为待测信号 的频率f，即
[0038] 所述的脉冲测量模块，与测频模块类似，参见图4,测频模块中的计数器1只有一个 使能端，而脉冲测量模块的计数器3在测频模块计数器化NA使能端的基础上又增加了一个 使能端ENB。脉冲测量模块中，待测信号与计数器3的使能端ENB相连，使得计数器3必须在待 测信号处于高电平的情况下才能正常工作，从而可W测量待测信号的脉冲宽度。同样，D触 发器的应用可确保计数器在待测信号的第一个上升沿到来时才开始工作，避免了对被测信 号计数时产生±1的误差，有效提高了系统精度。计数器开始工作后，在闽口时间内同时对 待测信号和标准信号（即时钟信号)进行计数，时钟信号计数值化除W待测信号计数值N4乘 上时钟周期Tb聊即为待测信号脉冲宽度T胁倾I，即
[0039]
[0040] 数字频率计工作时，图1中各个模块均处于工作状态，系统根据测量模式，自动读 取相应模块的参数，W计算测量结果，下面根据各个测量功能，说明系统如何基于测频模块 和脉冲测量模块的参数，计算测量结果。
[0041] 频率测量功能，参见图5所示，包括正弦波频率测量和矩形波频率测量两个部分。 测量正弦波频率时，正弦波信号首先触发整形形成矩形波信号，然后输出给测频模块1，得 到频率参数。待测矩形波从矩形波1通道进入系统，矩形波频率测量可直接将矩形波输出给 测频模块2,得到频率参数。
[0042] 矩形波占空比测量模块，参见图6所示，待测矩形波信号，从矩形波信号1通道进入 系统，分两路分别进入测频模块2和脉冲测量模块1，分别测得矩形波信号1的周期T和脉冲 周期了胁鴨M，则
[0043]
[0044] 矩形波时间间隔、相位差测量模块，参见图7所示，两路同频矩形波信号分别从矩 形波信号1通道和矩形波信号2通道进入系统。矩形波信号1分两路，一路直接进入测频模块 2,得到待测信号的频率f，另一路和矩形波信号2进入异或口，异或口连接到脉冲测量模块 2,测到正脉冲周期宽度T履細8冲，此参数即为两路矩形波信号的时间间隔，再根据待测信号 的频率，可W求的信号的相位差。
[0045]
[0046] W上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术 人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本 发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，运些变 化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其 等效物界定。
【主权项】
1. 一种基于FPGA的频率测量装置，其特征在于，包括整形电路和设置在FPGA内部的第 一测频模块、第二测频模块、第一脉冲测量模块、异或门、与异或门输出端相连接的第二脉 冲测量模块及MCU; 所述第一测频模块与整形电路输出端相连接，所述第一测频模块、第二测频模块、第一 脉冲测量模块和第二脉冲测量模块的输出端均与MCU的输入端相连接； 待测正弦波信号，经过所述整形电路触发整形，形成同频率方波信号，并进入所述第一 测频模块，从而测得待测正弦波的频率； 待测第一矩形波信号分成三路信号，分别进入所述第二测频模块、第一脉冲测量模块 和异或门；进入所述第二测频模块时，用于测量第一矩形波信号的待测信号频率f及待测信 号周期T，进入所述第一脉冲测量模块时用于测量第一矩形波信号的占空比； 待测第二矩形波信号与待测第一矩形波信号的一路分信号进入所述异或门，用于测量 待测第一矩形波信号与待测第二矩形波信号的时间间隔，并结合第二测频模块测得的待测 信号频率f，即可计算出待测第一矩形波信号与待测第二矩形波信号的相位差，其中，所述 待测第二矩形波信号的频率与待测第一矩形波信号的频率相同。2. 根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，所述整形电路具体采 用的是TLV3501整形电路。3. 根据权利要求2所述的基于FPGA的频率测量装置，其特征在于，所述TLV3501整形电 路包括滞回比较器电路，所述滞回比较器电路的供电方式为+5V单电压供电，其窗口电压为4. 根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，所述第一测频模块及 第二测频模块均包括D触发器和带使能端ENA的第一计数器及第二计数器;所述D触发器的q 端连接到第一计数器及第二计数器的使能端ENA上，所述D触发器的d端连接闸门信号，elk 端连接待测信号;根据D触发器的输出特性可知，在闸门信号拉高后，待测信号的第一个上 升沿到来时，q端才开始输出高电平，使能第一计数器、第二计数器;所述第一计数器、第二 计数器开始工作后，在闸门时间内同时对待测信号和时钟信号进行计数，时钟信号计数值 N 1除以待测信号计数值N2乘上时钟周期1^巾即为待测信号周期T，对待测信号周期T求倒数即 为待测信号的频率f。5. 根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，所述第一脉冲测量模 块及第二脉冲测量模块均包括D触发器、带使能端ENA及ENB的第三计数器和带使能端ENA的 第二计数器;所述D触发器的q端连接到第一计数器及第二计数器的使能端ENA上，所述D触 发器的d端连接闸门信号，elk端连接待测信号，待测信号还与第三计数器的使能端ENB相连 接，使得第三计数器必须在待测信号处于高电平的情况下才能正常工作，从而可以测量待 测信号的脉冲宽度;第三计数器及第四计数器开始工作后，在闸门时间内同时对待测信号 和时钟信号进行计数，时钟信号计数值N 3除以待测信号计数值N4乘上时钟周期办柳即为待测 信号脉冲宽度Tw鴨度;将待测信号脉冲宽度Tw喃t除以待测信号周期T再乘以100%即为矩形 波信号的占空比。6. 根据权利要求1所述的基于FPGA的频率测量装置，其特征在于，测量待测第一矩形波 信号与待测第二矩形波信号的时间间隔和相位差时，待测第一矩形波信号分成两路，一路 直接进入第二测频模块，得到待测信号的频率f，另一路和第二矩形波信号进入异或门，所 述异或门连接到第二脉冲测量模块，测到正脉冲周期宽度1'_肿，1'_柳即为待测第一矩 形波信号与待测第二矩形波信号的时间间隔，将时间间隔乘以第二测频模块测得的待测信 号频率f再乘以360°即可求到两路信号的相位差。
【专利摘要】本发明公开了一种基于FPGA的频率测量装置，包括整形电路和设置在FPGA内部的第一及第二测频模块、第一及第二脉冲测量模块、异或门及MCU；待测正弦波信号经过整形电路形成同频率方波信号，进入第一测频模块，从而测得待测正弦波的频率；待测第一矩形波信号的三路信号分别进入第二测频模块、第一脉冲测量模块和异或门；进入第二测频模块时用于测量第一矩形波信号的频率及周期，进入第一脉冲测量模块时用于测量第一矩形波信号的占空比；待测第二矩形波信号与待测第一矩形波信号的一路分信号进入异或门用于测量待测第一矩形波信号与待测第二矩形波信号的时间间隔和相位差。本发明可精确测量正弦波的频率和矩形波的频率、周期、占空比、时间间隔及相位差。
【IPC分类】G01R23/10
【公开号】CN105486919
【申请号】CN201510976260
【发明人】华国环, 费敬敬, 陈彭鑫, 陈治宇
【申请人】南京信息工程大学
【公开日】2016年4月13日
【申请日】2015年12月22日