柔性接口的制作方法
【技术领域】
[0001] 本发明涉及嵌入式系统的测试，例如芯片上系统(SoC)中的嵌入核的测试。
【背景技术】
[0002] 随着芯片上系统（SoC)或嵌入式系统的尺寸和复杂度的增加，设计再利用成为重 要的考虑。在设计再利用中，可以针对新的芯片和应用再利用早已存在的设计功能（例如， 核或所谓的知识产权(IP)模块）。例如，原始集成在第一SoC中的IP模块可以在其他SoC设计 中被再利用。此外，可以在SoC中使用相同IP模块设计的若干示例。
[0003] 虽然这降低了 SoC的设计复杂度，但这会在执行SoC的测试时导致困难。不同的核 或IP模块可以通过不同的供应商来设计和提供，并且SoC设计者不知道IP模块的内部工作。 此外，不同的IP模块可具有不同的测试要求和机制。
[0004] 为了克服该问题，引入测试标准来提供对SoC和SoC内的IP模块的测试接口。这种 测试标准的示例可以是IEEE 1149.1标准（JTAG)和用于嵌入式核测试的IEEE 1500标准 (SECT)〇
[0005] IEEE 1149.1标准可以管理芯片外测试器和芯片上测试控制器之间的通信，而 IEEE 1500标准可以管理芯片上访问端口或测试模式控制器与每个IP模快的测试接口之间 的接口。
【发明内容】
[0006] 根据第一方面，提供了一种设置在一个或多个同伴芯片(companion chip)上的系 统，包括多个核，每个核都包括核电路装置以及用于执行与核电路装置相关的测试的测试 接口，测试接口包括:地址寄存器，被配置为保持核的地址；以及地址确定电路装置，被配置 为将在地址线上接收的地址与保持在地址寄存器中的地址进行比较以确定核是否正在被 寻址并且响应于确定配置接口以执行测试操作。
[0007] 接口可以通过选择耦合在测试数据输入和测试数据输出之间的多个寄存器中的 一个或多个来配置。测试数据输入可以是串行测试数据输入，并且测试数据输出可以是串 行测试数据输出。地址线可以是并行输入。每个核都可以是用于执行系统的至少一个功能 的电路的模块。
[0008] 多个寄存器中的一个可以是旁路寄存器。当确定在地址线上接收的地址与保持在 地址寄存器中的地址不匹配时，旁路寄存器可以耦合在测试数据输入和测试数据输出之 间。
[0009] 多个寄存器中的一个可以是局部测试控制寄存器。当确定在地址线上接收的地址 与保持在地址寄存器中的地址匹配时，局部测试控制寄存器可以耦合在测试数据输入和测 试数据输出之间。
[0010] 接口可以进一步包括解码器和控制线，其中，解码器被配置为解码控制线上的指 令并且根据指令配置局部测试控制寄存器。
[0011] 当第一核的解码器确定控制线上的指令无效且第一核的地址确定电路装置确定 第一核正在被寻址时，第一核的局部测试控制寄存器可以耦合在相应的测试数据输入和测 试数据输出之间。当第一核的解码器确定控制线上的指令有效且第一核的地址确定电路装 置确定第一核正在被寻址时，可以对指令进行解码并且可以根据指令加载局部测试控制寄 存器。
[0012] 根据第二方面，提供了一种用于在系统中执行测试的方法，其中系统包括设置在 一个或多个同伴芯片上的多个核，该方法包括:通过将地址线上接收的地址与保持在核的 测试接口的地址寄存器中的地址进行比较来确定核是否正在被寻址；以及响应于确定配置 测试接口以执行与核的核电路相关联的测试操作。
[0013] 该方法可进一步包括:选择将耦合在测试数据输入和测试数据输出之间的多个寄 存器中的一个或多个。
[0014] 该方法可进一步包括:确定地址线上接收的地址与保持在地址寄存器中的地址不 匹配；以及响应于此将旁路寄存器耦合在测试数据输入和测试数据输出之间。该方法可进 一步包括:确定地址线上接收的地址与保持在地址寄存器中的地址匹配；以及响应于此将 局部测试控制寄存器耦合在测试数据输入和测试数据输出之间。
[0015] 该方法可进一步包括:解码控制线的指令；以及根据指令配置局部测试控制寄存 器。
[0016]该方法可进一步包括:确定第一核的控制线上的指令无效;确定第一核正在被寻 址；以及响应于确定，将第一核的局部测试控制寄存器耦合在对应的测试数据输入和测试 数据输出之间。
[0 017 ]该方法可进一步包括:确定第一核的控制线上的指令有效;确定第一核正在被寻 址;响应于确定对指令进行解码；以及根据指令加载局部测试控制寄存器。
[0018] 根据第三方法，提供了一种包括设置在一个或多个同伴芯片上的多个核的系统， 每个核都包括核电路装置以及用于执行与核电路相关联的测试的测试接口，测试接口包 括:地址寄存器，用于保持核的地址；局部测试控制寄存器；以及解码器，被配置为如果地址 线上的地址与保持在地址寄存器中的地址匹配，则根据指令接收测试控制线上的指令并配 置局部测试控制寄存器。
[0019] 根据第四方面，提供了一种接口，用于在系统中执行与核的核电路相关的测试，系 统包括设置在一个或多个同伴芯片上的多个核，接口包括:地址寄存器，被配置为保持与接 口相关联的核的地址；以及地址确定电路装置，被配置为将地址线上接收的地址与保持在 地址寄存器中的地址进行比较以确定核是否正在被寻址以及响应于确定配置接口以执行 测试操作。
[0020] 根据第五方面，提供了一种用于形成系统的一部分的核，系统包括设置在一个或 多个同伴芯片上的多个核，核包括核电路装置以及用于执行与核电路相关的测试的测试接 口，测试接口包括:地址寄存器，被配置为保持核的地址；以及地址确定电路装置，被配置为 将地址线上接收的地址与保持在地址寄存器中的地址进行比较以确定核是否正在被寻址 以及响应于确定配置接口以执行测试操作。
【附图说明】
[0021]参照以下附图描述非限制性和非排他性的实施例，其中在各个附图中，类似的符 号表示类似的部件，除非另有指定。现在将参照以下附图描述实施例，其中：
[0022]图1示出了具有测试能力的SoC的示意性示例；
[0023]图2示出了根据实施例的芯片上测试的示意性示例；以及 [0024]图3示出了测试接口的示例。
【具体实施方式】
[0025] 图1示出了具有测试能力的芯片上系统（SoC) 100的示例。图1的SoC 100包括测试 模式控制器(TMC)lOl、所谓的第一 "IP"模块111和第一 IP模块包装器(IPl_Wrapper)110、以 及所谓的第二"IP"模块121和第二IP模块包装器（IPSjrapperHSOJMC 101经由嵌入式系 统测试接口 102耦合至第一和第二IP模块包装器110和120。此外，TMC 101通过包装器串行 输入(WSI)103耦合至第一 IP模块包装器110以及经由包装器串行输出(WS0) 104耦合至第二 IP模块包装器120。第一 IP模块包装器110的串行输出在105处耦合至第二IP模块包装器120 的串行输入。应该理解，在一些实施例中，WSI 103和WS0 104可以形成嵌入式系统测试接口 的一部分。
[0026] 在一些示例中，TMC 101可以用作芯片外测试控制器的接口，并且可以根据嵌入式 系统测试标准控制SoC 100上的测试的执行。应该理解，虽然TMC 101被描述为芯片上，但其 可以形成芯片上系统的一部分。TMC 101例如可以是IP模块111和121的同伴芯片。同伴芯片 可以是与承载IP模块的芯片相同的SoC的一部分。
[0027] TMC 101可以经由嵌入式系统测试接口 10 2配置将被测试的IP模块111和121并且 控制IP模块的测试操作。每个IP模块111和121都可以包括在TMC 101和IP模块本身之间提 供测试接口的IP模块包装器110和120。
[0028] TMC 101可以进一步经由WSI 103将被偏移的数据提供到IP模块的寄存器中以及 经由WS0 104接收从IP模块偏移出的数据。例如，IP模块111和121可以经由嵌入式系统接口 来配置以形成扫描链，并且WSI 103上的数据可以通过该链偏移，顺次通过第一 IP模块111、 经由耦合105通过第二IP模块121并且经由WS0 104返回到TMC 101。
[0029] SoC中的IP模块可以通过不同的供应商来提供，并且例如可以对应于供应商自己 的所有权设计。这些IP模块可以具有独立的测试要求。为了允许IP模块被测试，每个IP模块 都设置有允许根据标准或同意的协议执行测试的包装器。例如，在一些实施例中，可以根据 IEEE 1500标准来执行测试。
[0030] 应该理解，"IP"模块可以不是必须具有与其相关联的任何知识产权。
[0031] 例如，第一 IP模块包装器110可以经由嵌入式系统测试接口 102接收标准的测试控 制信号并且将它们连接到IP模块111的测试信号。例如，第一 IP模块包装器110可以接收来 自嵌入式系统测试接口 102的测试控制信号并且根据该模块的