一种应用于机载雷达对抗系统的侦收波束控制系统与方法与流程

本发明涉及一种侦收波束控制系统及其侦收波束控制方法，尤其涉及一种应用于机载雷达对抗系统的侦收波束控制系统及其侦收波束控制方法。

背景技术：

雷达对抗系统在侦收模式下，天线阵面结合多波束网络单元实现接收多波束形成，系统侦收不同波位的信号只需对多波束进行调度，即可实现敏捷快速的波束扫描。波束快速的从一个方向扫到另一个方向，产生多个独立的波束，或者快速转换单个波束观看多个目标。这些都需要快速对侦收波束进行调度，将波束指向需要扫描的区域或者需要跟踪的目标。

目前对抗系统所使用的波束控制方案主要是工业控制领域的PC-104计算机模块+FPGA芯片架构，PC-104模块是通过底板与模块对接进行电气连接，在机载环境高振动量级环境下，该架构存在接触不良的隐患，无法满足系统高可靠性的要求。同时，为了尽可能多的截获目标雷达信号，侦测设备通常需要360度全方位进行波束控制，为了控制的简化，通常将大阵面分成若干个子阵处理，由一个中心波束控制单元将指令分发到各个子阵波束控制单元，同时，中心波束控制单元的设计可以和子阵波束控制单元的设计同一化、模块化，简化系统设计，便于系统扩充。传统的波控指令和数据通过电信号传输至各个子阵，电信号在机载恶劣电磁环境下，容易被机载高电磁环境干扰，而且通信链路越长，线缆的重量越重。为了缩短对子阵面天线的布相时间以及减轻传输线缆的重量，采用光纤进行控制数据流的传输。PowerPC处理器具备一般嵌入式系统高可靠性的优点，FPGA作为一种专用集成电路，解决了定制电路的不足，又克服了原有可编程器件门电路数量有限的缺点，具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。将PowerPC和FPGA结合的雷达对抗系统侦收波束控制系统能够充分利用PowerPC的高性能处理能力和FPGA的定制电路设计能力，同时兼顾功耗、成本、设计周期等因素，是对体积要求小、负载要求轻、计算能力要求高的雷达对抗系统侦收波束控制系统的有效解决方法。电路设计上，选用Freescale公司的QorlQ P2020为主控芯片，配置系统的各个参数，由于系统要与对抗系统的多个工作单元进行数据交互，为了减少接口芯片的种类，采用FPGA来进行接口的衔接。

技术实现要素：

鉴于上述高速波束控制的技术问题，本发明提供一种应用于机载雷达对抗系统的侦收波束控制系统及其侦收波束控制方法。

本发明的解决方案是：一种应用于机载雷达对抗系统的侦收波束控制系统，其包括中心波束控制单元、多个阵面波束控制单元、与多个阵面波束控制单元相对应的多组单元组件；每组单元组件包括加权放大单元、波束选择开关单元、补偿放大单元；该中心波束控制单元获取来自机载雷达对抗系统的总控制中心的控制指令，按规定协议对控制指令和数据进行打包处理，将打包后的控制指令和数据分发给相应的阵面波束控制单元；接到分发命令的阵面波束控制单元发送波束选择开关命令到对应的波束选择开关单元，同时，将幅度加权码和相位补偿码分别发送给对应的加权放大单元和对应的补偿放大单元，用于对接收的波束进行补偿放大；

其中，该中心波束控制单元包括PowerPC模块、FPGA模块；PowerPC模块是该中心波束控制单元的核心器件，一方面，PowerPC模块接收总控制中心发送的控制指令和数据，另一方面，在PowerPC模块对该控制指令进行解析之后，将对应于各个阵面波束控制单元的控制指令和数据传递给FPGA模块，FPGA模块按规定的协议对控制指令和数据进行打包。

作为上述方案的进一步改进，该中心波束控制单元通过网络与该机载雷达对抗系统的总控制中心通信，该中心波束控制单元通过光纤与各个阵面波束控制单元通信，该阵面波束控制单元通过串口协议发送相应的波束选择开关命令到对应的波束选择开关单元。

作为上述方案的进一步改进，每组单元组件还包括对相应阵面波束控制单元的波束进行自检校正的自检校正单元。

作为上述方案的进一步改进，该中心波束控制单元还包括DDR3内存模块、FLASH存储模块、两个温度监测模块、CPLD配置模块、光纤模块、RS232串口模块、RS422串口模块、时钟模块、10M/100M以太网口模块；PowerPC模块与FPGA模块、DDR3内存模块、FLASH存储模块、温度监测模块A、CPLD配置模块、10M/100M以太网口模块互连；FPGA模块还与光纤模块、RS232串口模块、RS422串口模块、FLASH存储模块、温度监测模块B互连；时钟模块为PowerPC模块与FPGA模块提供时钟。

进一步地，FPGA模块将接收到的数据通过光纤模块转为光信号，通过光纤传递给各个阵面波束控制单元；同时，FPGA模块完成UART控制器、并口控制器、DDR3SDRAM控制器和FLASH控制器的功能。

进一步地，系统各功能模块所需时钟的产生方法，时钟模块自带有4颗晶振，频率分别为25MHz、100MHz、14.7456MHz、33MHz，其中，25M时钟经过时钟驱动IDT2305NZ后，直接给CPLD配置模块和10M/100M以太网口模块提供25M时钟，同时，时钟驱动输出的2路时钟，输入至2片时钟发生器CDCM61004RHBT，其中一片产生125M差分时钟，为FPGA模块和PowerPC模块的SRIO提供工作时钟，另外一片产生156.25M差分时钟提供给FPGA高速GTX，用以发送数据至阵面波束控制单元；100M晶振时钟在经过时钟驱动IDT2305NZ后，接入PowerPC模块，用以提供PowerPC模块与FPGA模块之间通信LocalBus协议的100M时钟，14.7456MHz提供给FPGA模块用以RS232串口模块的异步串口通信，33MHz晶振用以FPGA模块工作备份。

进一步地，DDR3内存模块的电路设计，将2片DDR3地址线接到PowerPC模块的相同地址管腿，以便将16位宽扩展为32位数据宽度；DDR3内存模块的复位管腿RESET#接入CPLD配置模块，以便DDR3初始化上电时进行复位。

进一步地，FLASH存储模块的控制器产生方法：根据FLASH存储模块选择对应的FPGA模块的IP类型核，确定参数后，进行编译即可。

进一步地，FPGA模块由FPGA芯片产生的配置时钟FPGA_CFG_CCLK输入到配置CPLD配置模块，同时FPGA模块与FLASH存储模块采用16位数据线和26位地址线互连，为主并配置模式。

作为上述方案的进一步改进，该侦收波束控制方法包括以下步骤：

该中心波束控制单元获取来自机载雷达对抗系统的总控制中心的控制指令；

该中心波束控制单元按规定协议对控制命令和数据进行打包处理，或将该控制指令和数据分发给相应的阵面波束控制单元；

接到分发命令的阵面波束控制单元发送波束选择开关命令到对应的波束选择开关单元；

接到分发命令的阵面波束控制单元将幅度加权码和相位补偿码分别发送给对应的加权放大单元和对应的补偿放大单元，用于对接收的波束进行补偿放大。

本发明能够使得雷达对抗系统天线波束控制模块化，同时使模块集成度提高、体积减小、重量减轻，对提高设备的可靠性极有好处，有利于促进机载雷达对抗系统的发展。

附图说明

图1是本发明侦收波束控制系统的应用框图；

图2是图1中侦收波束控制系统的中心波束控制单元的硬件框图；

图3是图2中中心波束控制单元的时钟结构树；

图4是图2中中心波束控制单元的各类电源结构树；

图5是图2中中心波束控制单元的DDR3内存模块的电路原理图；

图6是图2中中心波束控制单元的PowerPC模块与FPGA模块之间LocalBus接口电路原理图；

图7是图2中中心波束控制单元的DC/DC电源转换电路原理图；

图8是图2中中心波束控制单元的FPGA模块的BPI配置电路原理图；

图9是图2中中心波束控制单元的PowerPC模块的配置电路原理图；

图10是图2中中心波束控制单元的PowerPC模块的P2020JTAG接口电路原理图；

图11是图2中中心波束控制单元的RS232串口模块的接口电路原理图；

图12是图2中中心波束控制单元的RS422串口模块的接口电路原理图；

图13是图2中中心波束控制单元的串口通信协议信息格式。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1是本发明侦收波束控制系统的应用框图，在图1中本发明的应用于机载雷达对抗系统的侦收波束控制系统包括中心波束控制单元、多个阵面波束控制单元、与多个阵面波束控制单元相对应的多组单元组件。

每组单元组件包括加权放大单元、波束选择开关单元、补偿放大单元。机上总控制中心即机载雷达对抗系统的总控制中心通过网络将控制指令和数据发送给中心波束控制单元，中心波束控制单元对指令和数据进行处理后，将对应于各自扫描角度的控制数据通过光纤分发给各自阵面即阵面波束控制单元，不同的阵面将波束选择数据发送给波束选择开关单元，用以对各开关波束进行选择，同时将波束的衰减码和移相码发送给加权放大单元和补偿放大单元，用以对接收波束进行幅相补偿。

参见图2，本发明中心波束控制单元和阵面波束控制单元进行统一化设计，便于设备模块化，波控单元即中心波束控制单元主要由PowerPC模块(主要采用PowerPC P2020)、FPGA模块(主要采用FPGA芯片)、DDR3内存模块、FLASH存储模块、两个温度监测模块、CPLD配置模块、电源模块、光纤模块、RS232串口模块、RS422串口模块、时钟模块、10M/100M以太网口模块等组成。

参见图3，本发明中心波束控制单元的时钟树结构，模块自带有4颗晶振，频率分别为25MHz、100MHz、14.7456MHz、33MHz，其中，25M时钟经过时钟驱动IDT2305NZ后，直接给CPLD配置模块(以下简称CPLD)和网络PHY(即10M/100M以太网口模块的主体部件)提供25M时钟，同时，时钟驱动输出的2路时钟，输入至2片时钟发生器CDCM61004RHBT，其中一片产生125M差分时钟，为FPGA模块和PowerPC模块的SRIO提供工作时钟，另外一片产生156.25M差分时钟提供给FPGA模块(以下简称FPGA)高速GTX，用以发送数据至阵面波束控制单元。100M晶振时钟在经过时钟驱动IDT2305NZ后，接入P2020(以下简称PowerPC模块)，用以提供P2020与FPGA之间通信LocalBus协议的100M时钟，14.7456MHz提供给FPGA用以RS232异步串口(即RS232串口模块)通信。33MHz晶振用以FPGA工作备份。

参见图4，这是波控单元的电源结构树，输入电源为12V，通过4颗DCDC芯片LTM4616分别产生出3.3V、5.0V、1.0V、1.2V、1.05V、1.8V、2.5V、1.5V。3.3V提供给CPLD、光纤模块、以及422与232接口电平芯片；5.0V提供给TTL接口芯片；1.0V提供给FPGA内核及高速模块；1.2V提供给FPGA高速模块参考电压；1.8V提供给FLASH和FPGA辅助电压；1.05V提供给P2020内核和以太网PHY芯片；2.5V提供给以太网PHY芯片；1.5V提供给P2020和FPGA的DDR3。

参见图5，为DDR3SDRAM即DDR3内存模块的电路原理图，U2、U3为DDR3存储芯片MT41K128M16，单片存储芯片提供的数据宽度为16bits，因此，将2片DDR3地址线接到P2020的相同地址管腿，便将16位宽扩展为32位数据宽度。DDR3复位管腿RESET#接入CPLD，以便初始化上电时进行复位。芯片管腿VREFCA和VERFDQ通过电容滤波连入1.5V电源网络。Bank地址输入管腿BA0～BA2两片芯片均连至相同的FPGA管腿，差分时钟管腿CK、CK#引入时钟驱动IDT2305NZ输出的差分100M时钟，RAS#、CAS#、WE#为读写片选控制信号，接入FPGA。

参见图6，为P2020与FPGA之间的Localbus总线电路原理图。将P2020的32位地址/数据复用线连接至FPGA的32个管腿，同时，控制端口写使能，读使能和片选使能也接入FPGA相应的管腿。

参见图7，为VDD1V0和VDD1V0_MGT电源LTM4616电路原理图，PGOOD1为1.0V输出正常管腿，PGOOD1外接LED灯，LED灯正极通过470欧姆电阻上拉至3.3V，如果电压输出正常，LED指示灯亮。

参见图8，FPGA芯片BPI配置电路原理图。U39为配置器件JS28F00AP30BFA，由FPGA芯片产生的配置时钟FPGA_CFG_CCLK输入到配置器件U39，同时FPGA与FLASH配置芯片有16位数据线和26位地址线互连，由此可知为主并配置模式；其他控制管腿，使能管腿OE，片选管腿CE，写使能WE，复位信号RST都接入FPGA相应的管腿。

参见图9、图10，P2020的配置电路原理图以及P2020JTAG原理图。

参见图11，U69为RS232电平转换芯片MAX3232，为2入2出，FPGA通过输出管腿将数据按照串口协议发送至补偿放大，同时连接FPGA端的MAX3232管腿需通过4.7K欧姆上拉到3.3V电压。

参见图12，U48为RS422接收电平转换芯片，U55为RS422发送电平转换芯片。FPGA发送数据至U55的A端，经由变换产生Tx+和Tx-一对差分信号，Y为Tx+端，加1K欧的上拉电阻，Z为Tx-端加10K欧的下拉电阻，而对于接收芯片，外接输入接入U48的RX+和RX-端口，两个端口之间需要增加100欧的匹配电阻，RX+端加1K欧姆的上拉电阻，RX-端加10K欧姆的下拉电阻，完成整个串口电路的合理化设计。

参见图13，子站波束控制单元与波束选择开关和加权放大，补偿放大之间的串口通信协议信息格式，以两个0FFH字节作为结构的开始信息，第3个字节为协议数据的字长，第4个字节为功能号，功能号统一编号，每一个功能号在系统内是唯一的，每个功能分配一个唯一的功能号，从第5个字节开始为传输的指令和数据的内容，内容字节的数量决定了长度参数；检查和＝－(长度+功能号+内容1+…+内容i)。基于以上设计，该侦收波束控制方法可以实现以下步骤：该中心波束控制单元获取来自机载雷达对抗系统的总控制中心的控制命令；该中心波束控制单元实施与该控制命令相适应的控制，或将该控制命令分发给至少一个该阵面波束控制单元；接到分发命令的阵面波束控制单元发送波束选择开关命令到对应的波束选择开关单元；接到分发命令的阵面波束控制单元还将幅度加权码和相位补偿码分别发送给对应的加权放大单元和对应的补偿放大单元，用于对接收的波束进行补偿放大。

将PowerPC和FPGA结合的雷达对抗系统侦收波束控制系统能够充分利用PowerPC的高性能处理能力和FPGA的定制电路设计能力，同时兼顾功耗、成本、设计周期等因素，是对体积要求小、重量要求轻、计算能力要求高的雷达对抗系统侦收波束控制系统的有效解决方法。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。