基于PC/104总线与CPLD产生SVPWM的装置及方法与流程

本发明属于先进制造与自动化控制技术领域，具体为一种基于PC/104总线与CPLD产生SVPWM的装置及方法。

背景技术：

随着电力电子器件的大力发展，以IGBT等电力电子器件构成的三相励磁电源系统广泛应用于感应加热，电机调速等系统中。三相桥式全控整流电路在各类整流装置中应用最为广泛和成熟。三相桥式全控整流电路整流的六只整流器件全部采用IGBT，通过产生的SVPWM信号去触发该电路中的整流器IGBT工作，其连接方式采用电流型PWM整流器的拓扑结构图。为了保证三相桥式全控整流电路能够正常工作，形成电流通路，并且降低开关损耗，要避免开关管的同一个桥臂同时导通，并且要遵循一个开关周期内功率开关管切换次数最少的准则。

基于空间电流矢量的SVPWM信号发生技术，触发信号的生成控制器多数采用DSP、FPGA作为控制核心，出现软件程序设计冗杂、调试周期长、排障比较困难等问题。例如2009年，哈尔滨理工大学的韩宝江发表的《基于FPGA的SVPWM信号发生器设计》一文中，以FPGA为控制核心，其外部硬件电路搭建复杂，在时间的设计中加入双口RAM模块，A/D转换控制模块，电路检测模块和RS232模块，电流检测模块将采集的电流送到A/D转换模块进行模数转换，由于电流检测的精度和实时性是整个空间矢量控制的关键，因此对其要求精度高和速度快，显然普通的电流互感器难以满足要求，选择高性能的电流互感器大大增加了成本，A/D转换模块将转换得到的数据存储到存储器中等待CPU读取，多个外围硬件电路的连接，不仅要考虑他们之间信号传递的实时性，还要注意在FPGA中的引脚分配正确，另外FPGA对数据的处理是定点的，对于浮点问题还需要进一步处理；同时多种外围硬件电路的搭建降低了系统的可靠性，并且增加了电路设计的复杂性。

技术实现要素：

针对现有技术的不足，本发明拟解决的问题是，提供一种基于PC/104总线与CPLD产生SVPWM的装置及方法。该装置及方法通过PC/104(工业计算机总线标准)总线与控制核心和CPLD(复杂可编程逻辑器件)的连接进行数据和地址的接收与发送，实现总线时序逻辑，解决了PC/104总线与控制核心80X86和CPLD之间数据交换与状态控制，产生SVPWM，可用于驱动三相全控整流电路中整流器；使得程序设计灵活简单，设计实现容易，具有控制精度高、运行可靠、操作方便等特点。

本发明解决所述技术问题采用的技术方案是：

一种基于PC/104总线与CPLD产生SVPWM的装置，其特征在于该装置包括PC/104总线、数据采集模块、CPU模块、A/D转换模块和CPLD；所述数据采集模块的输入端与外部三相线电压连接，数据采集模块的输出端与A/D转换模块的输入端连接，所述A/D转换模块和CPU模块中均含有PC/104总线接口，所述A/D转换模块通过PC/104总线接口连接到PC/104总线上，CPU模块与PC/104总线进行双向通信，所述CPLD与PC/104总线进行并行通信；

PC/104总线与CPLD的连接的具体方式是：PC/104总线的Data Bite0～Data Bite9共10位数据线与CPLD的十个用于数据传输的I/O口分别进行连接；将PC/104总线的AddressBite0～Address Bite9共10位地址线与CPLD的十个用于地址传输的I/O口分别进行连接；PC/104总线的地址允许信号AEN与CPLD的一个用于地址允许信号的I/O口进行连接；将PC/104总线的读信号IOR与CPLD的一个作为读信号的I/O口连接；将PC/104总线的写信号IOW与CPLD的一个用于写信号的I/O口连接；将PC/104总线的中断请求线IRQ9与CPLD的用于请求中断的I/O口连接；将PC/104总线的上电复位或者系统初始化逻辑信号RESET与CPLD的一个作为上电复位或者系统初始化的I/O口进行连接；

所述CPLD包括数据传输模块、状态查询模块、读写控制模块、计数模块和中断源产生模块；所述数据传输模块的输入端分别与PC/104总线、状态查询模块和读写控制模块连接，计数模块的输入端分别与数据传输模块的输出端、外部时钟信号连接，计数模块输出SVPWM；中断源产生模块的输入端也与外部时钟信号连接，中断源产生模块输出中断请求线。

一种基于PC/104总线与CPLD产生SVPWM的方法，该方法使用上述的装置，方法的具体过程是：数据采集模块采集三相电压，将采集到的电压信号经A/D转换模块进行A/D转换，将转换后得到的数据通过PC/104总线送到CPU模块的控制核心中，进行数据计算与处理，CPU模块将计算得到的二值逻辑调制信号值和扇区值通过PC/104总线送到CPLD中，在CPLD内部产生SVPWM信号，驱动三相全控整流电路整流器IGBT的导通和关断。

与现有技术相比，本发明的有益效果是：

本发明采用PC/104与CPLD结合使用，在CPLD中产生SVPWM信号，相比采用单芯片例如DSP、FPGA，能显著降低成本，一片DSP芯片要几百块钱，而CPLD只需几十甚至十几块钱，且DSP、FPGA等芯片功能强大，繁琐，学习起来较为困难，可能需要花费很长时间才能熟练使用芯片上的各部分功能，所以使得程序设计较为困难，花费时间较长，具体开发周期也是相对不同的开发人员而不同；通过使用本发明的方法可以快速入手学习，采用七段式空间矢量调制策略，会比采用四段式和五段式的调制策略能显著减少低次谐波含量。

本发明采用80X86为控制核心，PC/104总线为栈接的嵌入式工业控制计算机，IEEE协会将PC/104定义为IEEE-P996.1，PC/104实际上是一种紧凑型的ISA总线，通过与复杂可编程逻辑器件CPLD连接的实现产生SVPWM信号的目的。将三相线电压连续模拟信号转换为离散的数字量信号，利用计算机实时控制技术对信号进行采集，计算综合处理。采用本发明后使产生SVPWM的设计过程大大简化，避免了程序设计繁琐的弊端，使开发周期大大缩短节省了人力，物力。

附图说明

图1为本发明基于PC/104总线与CPLD产生SVPWM的装置的PC/104总线与CPLD连接示意图；

图2为本发明基于PC/104总线与CPLD产生SVPWM的装置中CPLD的结构框图；

图3为二三值逻辑信号转换产生的七段式空间矢量调制示意图；

图4为空间电流矢量和扇区分布示意图；

图5为本发明基于PC/104总线与CPLD产生SVPWM的装置的结构框图。

图1：D[0...9]为数据线，A[0...9]为地址线，与CPLD的I/0口连接，进行数据的传输；IOR,IOW为读、写信号，与CPLD的I/O口连接，用于控制数据的读写；AEN与CPLD的I/O口连接，为地址允许信号；IRQ9与CPLD的I/O端口连接，用于触发中断服务子程序的执行；RESET复位信号与CPLD的I/O口连接，当CPU模块出现卡顿或者死机现在用于复位。

图2中，1.数据传输模块；2.状态查询模块；3.计数模块；4.读写控制模块；5.中断源产生模块；13.PC/104总线；7.时钟信号；8.SVPWM；9.中断请求线；

图3：该图是以第一扇区为例说明二值逻辑信号与三值逻辑信号的转换过程。TI，T2，T3为主程序中计算得到的二值逻辑信号，Sa，Sb，Sc为三个桥臂中六个整流器件IGBT的开关状态。T0/4，T0/2为零矢量作用时间，T1/2为电流矢量i6作用时间，T2/2为电流矢量i1作用时间。

图4：电流空间矢量i1，i2，i3，i4，i5，i6，分别对应三相桥式全控整流电路三个桥臂整流器IGBT的开关状态。Ⅰ，Ⅱ，Ⅲ，Ⅳ，Ⅴ，Ⅵ为六个扇区。第一个桥臂上下整流器导通时的电流为零矢量i7，第二个桥臂上下整流器导通时的电流为零矢量i8，第一个桥臂上下整流器导通时的电流为零矢量i9，根据不同扇区注入不同的零矢量，即当扇区为Ⅰ、Ⅳ时使用零矢量i7，当扇区为Ⅱ、Ⅴ时使用零矢量i9，当扇区为Ⅲ、Ⅵ时使用零矢量i8。

图5中，11.数据采集模块；12.A/D转换模块；13.PC/104总线；14.CPU模块；15.CPLD。

具体实施方式

下面结合实施例及其附图进一步叙述本发明，但并不以此作为对本申请权利要求保护范围的限定。

本发明基于PC/104总线与CPLD产生SVPWM的装置(简称装置，参见图5和图2)包括PC/104总线13、数据采集模块11、CPU模块14、A/D转换模块12和CPLD(复杂可编程逻辑器件)15；所述数据采集模块11的输入端与外部三相线电压连接，数据采集模块11的输出端与A/D转换模块12的输入端连接，所述A/D转换模块12和CPU模块14中均含有PC/104总线接口，所述A/D转换模块12通过PC/104总线接口连接到PC/104总线13上，CPU模块14与PC/104总线13进行双向通信，所述CPLD 15与PC/104总线13进行并行通信，提高PC/104嵌入式系统的实时性；

所述数据采集模块1采用霍尔传感器来采集三相线电压；A/D转换模块采用PC/104总线的扩展板ADT700，带有PC/104总线接口，用于A/D转换，具有12位的AD分辨率，最大A/D采用率为100KHz，通过不同的连接模拟量可组成16路单端或者8路差分输入，模拟输入采用-10V～+10V双极性输入，模拟输出量程选用-10V～+10V，设置ADT700基地址为300H；CPU模块采用与PC/104总线兼容的SCM-7018B，该CPU模块的控制核心采用80X86兼容的第六代处理器，处理数据能力强，运行速度快，可达300MHz，CPU模块中同时带有PC/104总线接口；

A/D转换模块12与CPU模块14中各自带有PC/104总线接口，通过上下咬合方式栈接到PC/104总线13上，组成一个PC/104嵌入式系统；

PC/104总线与CPLD的连接的具体方式(参见图1)是：PC/104总线的Data Bite0～DataBite9共10位数据线与CPLD的十个用于数据传输的I/O口分别进行连接，实现数据的接收和发送；将PC/104总线的Address Bite0～Address Bite9共10位地址线与CPLD的十个用于地址传输的I/O口分别进行连接，实现地址的发送和接收；PC/104总线的地址允许信号AEN与CPLD的一个用于地址允许信号的I/O口进行连接，用于控制地址线、数据线和读写命令线进行DMA传输以及对数据传输模块和用于数据发送与接收的I/O口的读写；将PC/104总线的读信号IOR与CPLD的一个作为读信号的I/O口连接，用来把选中的进行数据发送的I/O口的数据读到PC/104总线的数据线上；将PC/104总线的写信号IOW与CPLD的一个用于写信号的I/O口连接，用来把PC/104总线的数据线上的数据写入被地址选中的I/O口；将PC/104总线的中断请求线IRQ9与CPLD的用于请求中断的I/O口连接，用于作为来自外部设备的中断请求输入线；将PC/104总线的上电复位或者系统初始化逻辑信号RESET(图1给出，PC/04总线的RESET与CPLD的I/O口连接，上电复位与系统初始化属于两个不同的操作，芯片上电时进行复位，复位时进行初始化操作，但初始化也不一定是复位时才有，程序运行过程中通过RESET也可以对系统进行初始化)与CPLD的一个做为上电复位或者系统初始化的I/O口进行连接，实现复位功能。

所述CPLD 15采用模块化设计，方便调试和错误查找，可以针对每个模块进行单独调试，包括数据传输模块1、状态查询模块2、读写控制模块4、计数模块3和中断源产生模块5(参见图2)；所述数据传输模块1的输入端分别与PC/104总线13、状态查询模块2和读写控制模块4连接，计数模块3的输入端分别与数据传输模块1的输出端、外部时钟信号7连接，计数模块3输出SVPWM 8；中断源产生模块5的输入端也与外部时钟信号7连接，中断源产生模块5输出中断请求线9。

本发明基于PC/104总线与CPLD产生SVPWM的方法，该方法使用上述的装置，具体过程是：数据采集模块11采集三相线电压，将采集到的电压信号通过I/O口送到A/D转换模块12进行A/D转换，将转换后得到的数据通过PC/104总线送到CPU模块14的控制核心中进行数据计算与处理，PC/104总线的数据线和地址线分别与相应的CPLD的用于数据传输的I/O口和用于地址传输的I/O口连接，CPU模块14将计算得到的二值逻辑调制信号值和扇区值通过PC/104总线13送到CPLD中，在CPLD内部产生SVPWM信号，驱动三相全控整流电路整流器IGBT的导通和关断，在三相全控整流电路的直流侧获得较为平稳的直流电流。

本发明方法的进一步特征在于CPLD内部产生SVPWM信号的具体过程是：数据传输模块1对二值逻辑调制信号值和扇区值进行三态缓存，锁存到读写控制模块的锁存器中，读写控制模块4使锁存器输入输出的数据保持一致，将得到的二值逻辑调制信号与计数模块3中的计数值进行比较，得到六路二值逻辑SVPWM信号，经过二值逻辑信号与三值逻辑信号的转变得到三值逻辑SVPWM信号，根据得到的扇区N值注入不同的零矢量得到完整的SVPWM 8，即产生了所需的SVPWM信号；外部时钟信号7经过中断源产生模块5分频得到频率为5KHz的方波信号，作为中断源，触发中断请求线IRQ 9，向PC/104总线发送中断信号，进而触发控制核心的中断服务子程序的执行。

数据传输模块1将控制核心通过PC/104总线发送的数据进行缓冲锁存；状态查询模块2与读写控制模块4根据地址信号和读写信号以及状态信号综合控制数据传输模块的数据传输通道，并对数据的发送与接收状态进行判断；计数模块3将计数与通过PC/104总线传输进来的二值逻辑信号进行比较，首先增计数(计数从零开始，依次加一，即1,2,3……)，从零计数到二值逻辑调制信号值时输出翻转，继续计数到1000，开始减计数，再次计数到二值逻辑调制信号值时输出翻转，持续计数到零，完成一个周期的逻辑信号值比较过程，经过六个扇区的逻辑值比较，输出六路二值逻辑SVPWM信号；中断源产生模块5用于中断信号的产生，通过CPLD外接10MHz时钟信号经过分频产生占空比为50％，频率为5KHz的方波信号，上升沿有效，触发控制核心的中断服务子程序的执行；PC/104总线传输数据到CPLD时，PC/104总线的地址允许信号AEN，通过发送寄存器口地址将数据发送到CPLD中，此时CPLD的写信号IOW引脚(数据通过PC/104总线送到CPLD经过三态缓冲，将数据锁存到读写控制模块的74LS377中，74LS377是由十个D触发器组成的，根据D触发器特性，CPLD的写信号IOW引脚接每个D触发器的时钟输入端，写信号IOW引脚上升沿使输入到74LS377的数据和输出的数据一致，输出的数据再用于下一步计算，这样保证数据在传输过程中不会出现由于干扰导致数据错误)置低电平有效，PC/104总线把发送的数据锁存到读写控制模块中，数据进入CPLD会首先锁存到读写控制模块的74LS377中，相当于数据先保存到这里边，保证在下一次数据到来之前不会有其他数据进来，也就保证了送过来的数据的正确性。

本发明中所使用的PC/104总线是一种工业计算机总线标准，总线以“针”和“孔”形式层叠连接，即带有PC/104总线接口的各模块之间的连接是通过PC/104总线接口直接进行连接，具有结构紧凑、低功耗等优点，并且能够降低总线驱动电流，同时具有很好的抗震性，在工业上使用具有很好的可靠性。PC/104总线有8位和16位两个版本，并且资源丰富，具有16位数据线，最高工作频率为8MHz，数据传输速率达到8MB/s，24位地址线，可寻访16M字节地址单元，可以实现与其他芯片的并行通信。通过使用与PC/104总线兼容的扩展板，减少了多余硬件电路的搭建，避免了硬件电路设计的复杂性，大大降低了成本。由于PC/104总线与A/D转换模块、CPU模块具有很好的兼容性，使得整个装置的可靠性大大增加，PC/104总线通用性强，适合应用在各种工业工程中，如感应加热装置等。

本发明方法通过设计PC/104总线与CPLD的连接方式，用于数据传输和中断产生(参见图1)，完成CPLD与PC/104总线之间的通信；采用硬件描述语言(VHDL)，利用QuartusⅡ提供的标准库原件对CPLD进行硬件设计，采用由二值逻辑信号转换三值逻辑信号的七段式空间矢量的控制策略(七段式空间矢量的控制策略具体参见郭强发表的《电流型PWM整流器控制策略及应用技术研究》一文中，采用该控制策略使得直流侧输出电流波形对称，低次谐波含量小)(参见图3)。CPLD通过接收PC/104总线发送的数据进行处理完成产生SVPWM；控制核心(CPU模块)进行主程序、中断服务子程序的执行，对A/D转换模块转换后的数据进行读取、计算、发送。

PC/104总线数据接收方式采用查询方式，即只有在空闲的时候才接收外部设备发送的数据。

CPU模块中包含主程序和中断服务子程序，程序执行时首先执行主程序，执行主程序的时候如果有别的子函数或者有中断产生，就去执行别的子函数或者执行中断服务子程序，之后再返回主程序继续执行)作为系统的主体，完成了系统的初始化。在中断服务子程序中计算得到电流空间矢量的二值逻辑调制信号T1，T2，T3和扇区N值，通过PC/104总线将T1，T2，T3和扇区N值送到CPLD中，在CPLD中进行SVPWM的产生。

所述CPU模块中设计有中断控制器，该中断控制器为8259芯片，能够对控制核心80X86进行中断控制，中断控制器内部设置有中断屏蔽寄存器。

PC/104总线中共有16个中断请求线IRQ0-IRQ15，一个中断控制器控制8个中断请求，所以16中断请求需要两个8259进行级连，即分为主片和从片，主片控制前8个中断请求，从片控制后8个中断请求；

初始化过程首先通过中断控制器主片I/O口地址21H和从片I/O口地址A1H保存中断屏蔽寄存器(IMR)的启动状态与使用的中断向量，以保证中断服务子程序结束后计算机回到初始状态，安装中断服务子程序前需暂时屏蔽掉将要使用的中断请求线，本发明使用的中断请求线为IRQ9，这样避免安装与初始化过程中，中断服务子程序有IRQ中断请求，(即安装中断服务子程序前需暂时屏蔽掉将要使用的中断请求线，这样避免安装与初始化中断服务子程序过程中有IRQ中断请求，安装与初始化中断服务子程序是在执行中断服务子程序之前完成的，就是在主程序中完成的)使用函数命令获得中断向量，即中断服务子程序的入口地址，设置好中断矢量入口后对中断使能，设置控制核心的允许中断标志位。中断服务子程序完成后向中断控制器发送中断结束命令，即将数20H写到中断控制器的I/O口20H。中断服务子程序中完成模拟量与数字量转换通道的选择，将采样进来的三相线电压在A/D转换模块中进行A/D转换得到的数据经过3/2坐标变换得到电压相位，以该电压相位电压方向作为d/q坐标轴的d轴定向，并规定该方向为电流方向，保证了电压电流同相位，得到d/q旋转坐标下的电流分量Id、Iq，通过2/3变换得到三相正弦指令电流，三相正弦指令电流按每60°进行区间划分，一个工作周期被划分为6个区间，通过三相全控整流电路中六个整流器IGBT的开关状态的组合，可将其划分为六个电流空间矢量(i1～i6)和三个零矢量(i7～i9)，电流空间矢量和扇区空间分布图参见图4，根据三相正弦指令电流6个区间内任意两相电流方向相同，且与另一项电流方向相反的特点进行区间判断，(这里的六个区间其实就对应附图4的6个扇区，计算出一个N值，N值为1-6的某个数值，分别对应I、II、III、IV、V、VI某个扇区，每个数值代表具体是哪个扇区。再根据具体为哪个扇区计算电流空间矢量的作用时间Ta，Tb，Tc。相当于一共六个扇区，每个扇区都要对电流空间矢量作用时间进行计算并转变成二值逻辑调制信号，根据得到的扇区N值将该扇区的二值逻辑调制信号和N值通过PC/104总线送到CPLD中。每次执行中断服务子程序都要进行扇区的判断，得到N值，计算相应扇区的电流空间矢量作用时间，并转变成二值逻辑调制信号，然后通过PC/104总线将N值和二值逻辑调制信号T1，T2，T3送到CPLD中。)根据区间的判断计算电流空间矢量的作用时间Ta，Tb，Tc，将得到的电流空间矢量作用时间转变成二值逻辑调制信号T1，T2，T3，将得到的二值逻辑调制信号通过PC/104总线将数据发送到CPLD中，(同时将计算得到的扇区N值也要通过PC/104总线送到CPLD中，因为要根据具体是哪个扇区注入具体的零矢量)与计数模块产生的计数值进行比较得到六路二值逻辑SVPWM信号，经过二三值逻辑信号变换，根据不同的扇区值注入零矢量，得到六路电流型SVPWM信号，触发三相全控整流桥的整流器导通和关断，得到较为平滑稳定的直流电流。

三相线电压通过数据采集模块获得，数据采集模块使用霍尔传感器作为检测三相线电压的主要器件，利用霍尔效应将主回路信号与控制回路信号隔离，消除主回路由于共地系统带来的干扰。霍尔传感器变比为10:25，额定原边输入电流为10mA时，副边输出电流为25mA，经采样电阻(阻值为200Ω)获得采样电压，经过滤波电路消除谐波成分得到较为稳定的采样电压送入A/D转换模块。

本发明设计的基于PC/104总线与CPLD接口实现的SVPWM的产生，大大简化了该控制过程，使得电路设计，程序设计避免了复杂繁琐的过程，通过数据采集模块采样模拟量三相线电压送到A/D转换模块进行A/D转换得到离散的数字量，在控制核心中进行主程序和中断服务子程序的执行，对采样数据经过A/D变换得到数据进行读取，计算得到二值逻辑调制信号T1，T2，T3，PC/104总线将调制信号发送到CPLD中，通过二值逻辑调制信号与计数模块产生的计数值进行比较得到六路二值逻辑SVPWM信号，经过二三值逻辑信号变换和不同扇区零矢量的注入得到理想的六路电流型PWM信号，触发三相全控整流桥的整流器IGBT的导通和关断，得到平滑稳定的直流。

本发明的工作原理和过程是：首先通过数据采集模块进行模拟信号的采集，其中模拟信号为三相线电压，将三相线电压接入霍尔传感器CHV-25P的HT+，HT-端子，利用霍尔传感器的霍尔效应将主回路信号与控制信号隔离，消除采样回路由于共地系统(霍尔传感器的原边电路和副边电路，也就是输入端和输出端之间具有良好的电气隔离，采样信号即本发明中的三相线电压接输入端，输出端进入采样电路，输入端的地和输出端以及输出端后边的滤波电路等的地是连在一起的，由于地都连在一起，这样采样信号即三相线电压会给后边采样电路带来一些干扰，经过霍尔传感器隔离之后可以很好的消除这种干扰)带来的干扰。霍尔传感器器变比为10：25，额定原边输入电流为10mA时副边电流输出为25mA，经过采样电阻(阻值为200Ω)获得采样电压，经过滤波电路消除谐波成分得到较为稳定的采样模拟量信号送入A/D转换模块中进行A/D转换。A/D转换模块与CPU模块均带有PC/104总线接口，可以通过PC/104总线接口进行连接，再栈接到PC/104总线上。采集的模拟量信号通过A/D转换模块中的模拟I/O口送到A/D转换模块中进行A/D转换，将转换后的数据通过PC/104总线送到CPU模块的控制核心中进行数据的计算和处理。整体装置采用PC/104总线的堆栈结构，控制核心将执行任务划分为主程序和中断服务子程序：主程序作为系统的主体，完成程序执行的初始化过程，执行中断服务子程序前的初始化过程包括通过操作中断控制器主片I/O口地址21H和从片I/O口地址A1H保存中断屏蔽寄存器(IMR)的启动状态与正在使用的中断向量，设置将要使用的中断向量入口地址和中断使能。中断服务子程序中设置采样通道，进行A/D转换，转换完成后读取转换数据，即三相线电压经过A/D转换后得到的A/D值，通过3/2坐标变换得到电压相位，以该电压相位电压方向作为d/q坐标轴的d轴定向，并规定该方向为d/q坐标下的电流方向Id，保证了电压电流同相位，得到d/q旋转坐标下的电流分量Id、Iq，通过2/3变换得到三相正弦指令电流Ia，Ib，Ic，将三相正弦指令电流的一个工作周期划分成6个区间，根据每个区间的任意两相电流方向与另外一相的电流方向相反的特点进行扇区的判断得到扇区N值，计算电流空间矢量的作用时间Ta，Tb，Tc，将不同扇区的电流空间矢量的作用时间转换成二值逻辑调制信号T1，T2，T3。分别将二值逻辑调制信号值和扇区N值通过PC/104总线送入CPLD中。通过PC/104总线的地址线发送寄存器口地址将二值逻辑调制信号T1，T2，T3送入CPLD，通过PC/104总线的地址线发送寄存器口地址将扇区N值发送到CPLD中，在CPLD中通过与计数模块产生的计数值比较得到六路二值逻辑SVPWM信号。

对CPLD采用模块化设计，CPLD的型号为EMP7128，将控制核心通过PC/104总线传输的二值逻辑调制信号T1，T2，T2和扇区N值进行三态缓存，锁存到读写控制模块的锁存器中，CPLD外接10MHz时钟信号，通过计数模块进行计数，计数模块的计数方式为首先进行增计数，从0计数到二值逻辑调制信号值时，输出翻转，继续计数到1000，再进行减计数，计数到二值逻辑调制信号时输出再次翻转，持续进行减计数到0，完成一个周期的二值逻辑调制信号与计数值的比较，将六个扇区的二值逻辑调制信号分别与计数值比较得到六路二值逻辑SVPWM信号。中断信号为时钟信号经过中断源产生模块分频得到占空比为50％的方波信号，频率为5KHz，上升沿到来一次，触发中断服务子程序的执行，产生二值逻辑调制信号T1，T2，T3和扇区N值，并通过PC/104总线送入CPLD中。得到二值逻辑SVPWM信号后，通过二三值逻辑信号变换，根据扇区N值对不同扇区注入不同的零矢量，得到理想的电流型SVPWM信号，通过外部驱动电路将SVPWM信号放大触发三相全控整流电路的整流器IGBT的导通关断，得到平稳的直流电流。

本发明未述及之处适用于现有技术，所涉及的元器件均可通过商购获得。