必需包括特定的特征、结构或特性。此外，这些短语不是必需参考相同的示例性实施方式。此外，当结合示例性实施方式描述具体的特征、结构或特性时，无论是否明确指出，在相关领域的技术人员的知识范围内可结合其他示例性实施方式影响该特征，结构或特性。
[0041]为了讨论目的，术语“模块”应当理解为包括软件、固件和硬件(诸如一个或多个电路、微芯片、处理器或设备或它们任何组合)和它们任何组合中的至少一个。此外，应当理解，每个模块在实际装置内可包括一个或多个组件，并且形成所述模块的部分的每个组件可与形成所述模块的部分的任何其它组件协作地起作用或者独立于形成所述模块的部分的任何其它组件起作用。相反，本文所述的多个模块在实际装置内可表示单个组件。此夕卜，模块内组件可以在单个装置中或者以有线或无线方式分布于多个装置中。
[0042]图1示出通信系统100的框图，该通信系统包括外部发送器106、底板或线缆115、以及中继器103，该中继器包括接收器110和发送器105。外部发送器106生成在底板或线缆115上承载并且由中继器103内的接收器110接收的信号。接收器110检测该信号的频率并且将频率信息传播到中继信号的发送器105，该发送器通过使用该频率信息来传输信号。
[0043]接收器110包括峰化滤波器(peaking filter) 122和可变增益放大器(VGA) 130，该滤波器与可变增益放大器一起过滤进而放大输入信号使得控制电路151可以估计输入信号的频率。接收PLL 143利用来自控制电路151的估计频率来设定提供至时钟数据恢复(OTR)电路150的时钟信号的频率。在另一个实施方式中，与发送器105共用PLL 143，使得可以除去发送PLL 152或接收PLL 143中的任何一个。使输入信号均等然后由切片器和判定反馈均衡器(DFE，decis1n feedback equalizer) 135切片，并且将产生的信号提供至⑶R电路150。利用来自接收PLL143的时钟信号和经切片且均等的输入信号，⑶R更新反馈回路中针对切片器和DFE135的采样点(S卩，采样时间的相位)。一旦CDR 150确定已建立用于切片器和DFE 135的适当的采样点，⑶R 150就发送指示到控制电路151以传播频率信息到发送器105。响应这个指示，控制电路151控制切片器和DFE135将其输出转发到发送器105。
[0044]发送器105包括先入先出(FIFO)缓冲器117，该缓冲器接收切片器和DFE 135的输出并且根据发送PLL 152产生的时钟信号将输出提供到发送(TX)有限脉冲响应(FIR)滤波器119。发送控制电路153从接收控制电路151接收(例如，数字格式的)频率信息并且将该频率信息提供到发送PLL 152。发送PLL 152利用来自发送控制电路153的频率信息来生成(例如)具有与利用接收PLL 143产生的时钟信号的频率相似的时钟信号。因此，在不需要在接收器110中包括估计电路的情况下，发送PCS 117可以使用与用来提取接收器110中的数据的时钟信号相似的时钟信号来编码数据。
[0045]图2示出在一些实施方式中可能相当于图1中示出的接收PLL 143或发送PLL152的模拟锁相环电路200的框图。PLL 200包括在来自控制电路151或153通过步长简化器(step size reducer) 205的控制电路输入或者相位误差检测器230的输出之间进行选择的选择器210。当选择器210选择来自控制电路151或153的控制输入时，控制电路151或153将一组频率值提供到步长简化器205。步长简化器205实现状态机，其对于低通滤波器(LF)和泄漏积分器(leaky integrator) 215生成随着时间以电压控制信号的形式更新的增量频率。在另一替换中，当选择器210选择相位误差检测器230的输出时，相位误差检测器230确定参考时钟235或第二时钟240中的任意一个与VCO 220的经过除法器225的所划分的输出之间的相位误差。第二时钟240可以(例如)由来自另一个期望的接收器或发送器的时钟信号组成。
[0046]LPF和泄漏积分器215从选择器210接收控制信号并对该控制信号进行低通滤波和积分。在一些实施方式中，如果未在泄漏积分器215的预定的时间周期特征内提供更新，泄漏积分器215会偏移。VCO 220接收经过滤波且积分的控制信号并且进行振荡以提供时钟信号，即，(例如)到CDR150输出，其中振荡的频率基于控制信号的值。VCO 220的振荡频率可以基于从VCO 220内的一个或多个电容器组222的选择被粗调。VC0220可以通过使用控制信号被精调以调谐VCO 220内的变容二极管221。因此，通过控制电路151或152，或者通过对提供的参考时钟235或第二时钟240的相位误差检测，可以更新并保持由PLL产生的时钟信号。
[0047]图3A示出用于锁相环的控制电路300的框图。控制电路300可以是图1的接收控制电路151或者发送控制电路152的一个实施方式。在一些实施方式中，控制电路300可控制图1的锁相环143和152以及图2的锁相环200。
[0048]控制电路300包括在以下四个频率估计电路之间进行选择的选择器340:边缘计数电路330、边缘周期电路331XDR响应电路335、以及频率比较器电路336。由选择器340选择的估计频率在信号组合器340中与偏移频率发生器350产生的偏移相结合，其中，偏移频率发生器产生频率偏移以消除(例如)图2的泄漏积分器215中的泄漏。噪声整形Λ-Σ调制器(DSM) 310使用偏移频率估计并且产生(例如)由图1的接收PLL143或图2的PLL200使用的频率控制信号。
[0049]边缘计数电路330实现在图4中示出并描述的频率估计方案以估计(例如)图1的VGA 130的输出端处的输入信号的频率。边缘计数电路330包括逻辑以通过根据信号的转换密度(例如，接近百分之五十或其他值)的先验知识来计数给定的时段内的转换的数量从而估计信号的频率。给定的时段中的信号的转换密度是转换(或边缘)数量与时段内的位区间数量的比例。
[0050]边缘周期电路331实现在图5中示出并描述的频率估计方案以估计(例如)图1的VGA 130的输出端处的输入信号的频率。简要地，边缘周期电路331通过确定输入信号的转换之间的时间周期之间的关系来估计信号的频率。CDR响应电路335使用来自CDR电路150的、表示PLL的频率多么接近切片器135的期望的采样点的指示，并且在搜索图案中改变频率直至到达期望的采样点。频率比较器电路336接收(例如)来自本地PLL的时钟和来自另一个PLL的时钟以便(例如)根据接收和发送PLL之间的期望的偏移来产生正确的期望频率。
[0051]图3B进一步示出边缘周期电路331的一个实施方式。参照图3B，边缘周期电路331可包括边缘检测器360、处理器和/或逻辑362、以及可选择的存储器364。边缘检测器360检测边缘转换以及输入信号的边缘转换之间的相应的时间周期。例如，假定输入信号是如以下将示出的数据流，边缘检测器360可检测相邻的上升沿转换或者相邻的下降沿转换，以及边缘转换之间相应的边缘到边缘的时间周期，其中，相应的时间周期可以存储在相应的存储器364中。如以下将详细论述的，处理器362可以通过分析数据流的多个边缘到边缘时间周期确定“单位时间周期”。之后，数据流的特征频率可以通过反转单位时间周期来确定。
[0052]图4示出具有高态410和低态415的信号的边缘计数频率估计方案400。信号(例如)在时间周期420、424、和428处从低态415转换到高态410。这些转换出现在时间周期430内。通过(例如)在图3的边缘计数电路330中计数时间周期430内的转换的数目，通过将转换的数目除以时间周期430来估计信号的频率。在一些实施方式中，对于从低态415到高态410的上升沿转换进行计数。在另一实施方式中，对于从高态410到低态415的下降沿转换进行计数并且除以时间周期430。在另一个实施方式中，测量时间周期430中高态410和低态415之间的转换的总数。采用这个边缘计数方案的实施方式取决于高态410和低态415之间的转换密度平均值为约百分之五十。
[0053]图5示出估计在数据流505的高态5