号的输出，该接口同时需要输出前 端AGC电压；
[0072] 两路70M下行接收通道：两路结构相同的70M中频输入接口输出既可W用作扩频 体制时下行测距信号和下行遥测信号的接收，也可W用作USB体制时下行遥测信号和下行 测距信号的接收；
[007引两路PSK接收通道巧路结构相同的视频PSK输入接口用于USB体制，一是用作视 频调制模式的外部输入PSK采集接口，二是用于外部视频PSK解调时需要解调的PSK信号 的输入，视频PSK输入接口不需要过高的采样率，使用低速AD就能够满足要求；
[0074] 两路PSK发送通道：两路结构相同的监视PSK输出，在USB体制时用作PSK监视信 号的输出，监视PSK输出不需要过高的采样率，使用低速DA就能够满足要求； 阳0巧]测试用LVTTL电平输入和输出接口：多路结构相同的LVTTL输入接口，主要用于PCM数据和时钟的输入，化及测试信号的输入，如秒脉冲信号、锁定型号，该接口可W用作外 部遥控信号的输入；八路结构相同的LVDS输入输入接口，主要用于高速PCM数据和时钟的 输入，处理高速PCM信号；
[0076] 时钟管理单元：两路外部10M时钟输入和一路设备上自带的10M时钟，输入时钟即 能够按照设定的优先级自动选择使用外部时钟或板上自带时钟；
[0077] 数据处理模块：一片浮点运算DSP--TMS320C6713B，DSP的HPI接口和CPLD相 连，使得计算机能够通过PCI接口更新DSP程序，完成DSP程序的动态加载，为了增大DSP的处理能力，为DSP配置两片64MBYTE大小的SDRAM，运两片SDRAM连接到的DSP的EMIF 接口上，同时DSP的EMIF接口连接到FPGA的I/O管脚上，用于访问FPGA内部资源，DSP对 SDRAM和FPGA的访问通过片选信号进行区分，在板上设计DSP主要使用与对浮点数据的处 理，W及一些具有复杂流程的过程进行控制；Ξ片数字上/下变频器GC5016,通过寄存器配 置，G巧016既能够作为数字上变频器使用，也能够作为数字下变频器使用，GC5016配置成 行上变频模式时能够完成数据的内插和上变频，当GC5016配置成下变频模式时能够完成 数据的下变频和抽取，该忍片包括有4路宽带或窄带的上下变频器，GC5016有Ξ种工作模 式，既能够配置成4路上变频器，也能够配置成4路下变频器，还可W配置成收发射机模式 (2路上变频，2路下变频），3片GC5016 -共包含12路上下变频通道，足够完成对多路中频 或基地信号的上下变频，可W大大减轻FPGA数据处理的负担，使得程序设计时能够专注于 接收机的设计，加快设计过程，G巧016和FPGA连接成一个闭环，FPGA将需要处理的数据送 入GC5016后进行处理，处理过的数据通过GC5016的输出端口重新连接到FPGA，有FPGA决 定下一步的数据处理过程，通过运种方式，能够使得GC5016发挥最大的灵活性，便于数据 的处理； 阳078] PCI接口模块：为了实现和计算机之间的数据交换使用PLX9054作为PCI接口忍 化完成PCI总线协议和本地总线协议的转换，PLX9054支持32-bit数据总线，支持DMA操 作，支持硬件中断，具有较快的数据读写速度，能够满足地面测试设备数据交换的要求；
[0079] CDLP逻辑模块：CPLD主要负责对PCI总线、地址总线进行译码等操作，使计算机能 够通过CPLD的译码实现对外部地址的读写操作，完成FPGA逻辑装载、FPGA内功能寄存器 的读写等，CPLD为逻辑忍片EPM3256,使用CPLD进行本地译码的主要作用是使得计算机能 够通过PCI总线实现FPGA程序的动态加载，运样设备的硬件的升级可W通过PCI总线加载 的方式更新硬件的配置程序，不用打开机箱，既能完成设备的升级；
[0080] 扩展RAM模块：主要增强数据处理板的数据处理能力，在DSP的EMIF口上外挂两 块外置的邸PRAM,用于DSP的扩展，DSP的EMIF口同时和FPGA相连，用于和FPGA之间的 数据交换，DSP的程序通过HPI口进行配置，HPI口直接和CPLD相连，通过CPLD译码，运样 DSP的配置就不需要通过FPGA进行中转，FPGA作为主要中频信号处理器件，负责各个前端 电路的控制和访问、数据采集和输出，是中频处理单元的核屯、，FPGA主要的任务包括：
[0081] (1)完成对周边器件的访问时序控制；
[0082] (2)完成对下行信号的处理，解调出遥控信号和测距信息；
[0083] (3)完成上行信号的生成，产生测距和遥控模拟信号；
[0084] (4)实现对视频PSK输入信号的采集和调制；
[0085] (5)完成监视PSK信号的产生和输出；
[0086] (6)完成前端电路AGC的控制电压的生成；
[0087] (7)测试PCM信号的产生和接收；
[00蝴 做巧鹏信号的发送和解算；
[0089] (9)发送信号多普勒频率的模拟；
[0090] 数字上变频/下变频模块：板卡上设计有3块专用数字上/下变频器，用作数据 的上下变频、抽取、内插化及AGC，数字上/下变频器选用TI公司的忍片GC5016，G巧016具 有4个独立通道，每块忍片忍片具有Ξ种工作模式：上变频模式、下变频模式和收发射机模 式；G巧016的工作模式可W通过控制接口灵活配置，通过Ξ块数字上/下变频器，可W完 成，接收机输入数据上的预处理（下变频、滤波、抽取、AGC)，W及输出数据的处理（上变频、 内插、滤波），还可W用作视频信号的预处理，使用方式灵活多样，极大增强了板卡的数字信 号处理能力，使得使用一块FPGA完成多个接收机；
[0091] FLA甜模块：板上上需要配置大容量的FLA甜，用来存储板卡序列号等信息W及校 准信息，FLA甜选用64MBit的FLA甜ROM,配置时需要能够通过PCI接口更新FLA甜中的 数据。 阳0巧时钟管理单元的工作方式为：如图2所示，系统共有两个时钟源，50MPCI接口时 钟网络和10M数据处理时钟网络； 阳09引 50MPCI接口时钟网络主要用于PCI接口通信，由普通50MHz晶振产生的时钟通过 零延时时钟驱动器CY2305SC驱动后，分别接入PCI接口忍片（PLX9054)、CPLD巧PM3512)和FPGA狂巧VSX240T)的全局时钟输入管脚，同时为了保证设计的方便和灵活，由CPLD全局时 钟输出管脚输出一路时钟到FPGA的全局输入时钟管脚；
[0094] 10M数据处理时钟网络为系统的主要时钟，ADC、DUC(DAC)和DUC/孤C均同步于该 网络，系统提供两路外部10M输入时钟接口，外部10M时钟输入可W为正弦波（< 3. 4化P) 或LVCM0S均可，当无外部时钟输入时，系统使用内部自带的10M恒溫晶振工作，晶振选用石 家庄博亚电子生产的小型快速恒溫晶振--B册2系列，该恒溫晶振能够产生的高精度、低相 噪的lOMHz正弦时钟信号，具有很高频率稳定度< 20PPB，能够满足系统的需求。两路外部 时钟输入和内部时钟分别接入时钟管理忍片CDCE62005的主输入管脚、第二输入管脚和辅 助/晶振输入管脚。
[0095] CDCE62005内部自带优先级选择输入，即能够手动选择输入时钟作为内部锁相环 的输入，也能够根据设置的优先级自动选择输入时钟；该忍片内部自带频率综合器，使用简 单，不需要外接VC0 ;输入输出接口多样，支持LVPECL，LVDS和LVCM0S接口，并且自带晶振 输入接口，能够直接和晶振连接，输入接口设置为LV阳化形式可W直接输入正弦和方波的 时钟，适应强；输出接口数量多，最多支持5路差分输出，或是10路LVCM0S单端输出；内部 自带频率综合器能够灵活设置各个端口的输出频率。
[0096] 经过频率生成器后CDCE62005,输出端口 0设置为LVCM0S输出形式，输出频率为 10M，正向输出经过驱动忍片SN74LVTH16245驱动后作为系统10M监输出时钟直接输出，负 向输出连接到FPGA的全局时钟输入管脚，作为FPGA工作的10M全局时钟，该10M时钟的主 要作为低速AD--ADS850的采样时钟（FPGA内部DCM要求的最低输入频率为32MHz，P化 要求的最低输入频率为19MHz，该时钟在FPGA内部不能变频，连接上主要是为了某些意料 之外的情况）。
[0097] 输出端口 1和输出端口 2设置为LVDS输出形式，输出频率为10M，分别连接到两路 数字上变频器DUC的参考时钟巧邸_1脚输入管脚上，经过DUC内部锁相环后，通过数据输 入时钟PD_&K，输入到FPGA全局时钟输入管脚上。 阳09引输出端口 3设置为LVDS输出形式，输出频率为100M，输出端口 3连接FPGA全局时 钟管脚上，需要注意该信号为LVDS形式，需要连接到设置为LVDS接口形式的BANK上，该时 钟作为FPGA内部数据处理的主时钟。
[0099] 输出端口 4设置为LVCM0S输出形式，输出频率为100M，正向输出和负向输出分别 通过变压器ADT4-1WT的变压器，变换为差分形式，连接到两片中频输入ADC--ADS5483的 时钟输入管脚上。从两片ADC输出的数据有效信号DJ?DY，需要连接到FPGA的全局时钟管 脚上。需要注意该信号为LVDS形式，需要连接到设置为LVDS接口形式的BANK上（运两个 时钟最好连接到不同的BANK上），该时钟作为FPGA内部备选的数据处理主时钟。
[0100] 下行中频接收前端的工作方式为：如图3所示，输入的信号经过前端调理滤除带 外噪声后将信号稳定在一个稳定值，然后利用变压器将信号变为转为差分信号后输入给AD 进行采样。 阳1〇U ADC前端电路的工作方式为：ADC选用ΤΙ的16-bitADC，ADS5483, ADS5483最大采 样频率为135MHz，输入满幅度为3化9,如图4所示，使用了一个RF变压器用来进行单端到 差分的转换，同时完成阻抗匹配。 阳10引 ADS5483的内阻为2K(差分）因此，并联一个电阻R后，总的次级阻抗： 阳103]
[0104] 假设变压器初级和次级线圈应数之比： 阳1化]
阳1〇6] 运里Np表示初级（左侧）线圈应数，NS表示次级（右侧）线圈应数。 阳107] 根据变压器的阻抗变换特性，在初级的等效阻抗为： 阳10引
[0109] ADS5483满幅度输入为：Wpp，如果次级阻抗为50,100,或200欧姆，并且要实现与 源端的50欧姆阻抗匹配，则对应的功率如下表： 阳110]
阳111] 表中的功率值是在输入信号是正弦信号，并且没有噪声的情况下计算得到的。实 际系统中，输入信号有噪声，特别是AGC前端输入的信号功率较小时，即使功率为表中的 值，噪声样本值会超过ADC的采样范围，造成限幅效应。虽然限幅对相位解调没有影响，但 是当信噪很小时（小于0地时），限幅会造成信噪比恶化，因此，要尽量避免输入信号的电压 幅度（包括噪声样本）超过AD采样的满幅度。
[0112] 设信号带宽为36MHz，前端（包括射频低噪放、下变频、AGC等）总的噪声系数 为4地，则等效到射频输入端的噪声功率谱密度为热噪声功率谱密度-174地m/化+4地 =-170地m/化；36M带宽内噪声功率为-94. 4地m。当射频输入功率小于-94. 4地m时， ADC输入端的信噪比将低于0地，当射频功率在比较极端的情况-110地m输入时，信噪比 为-15. 6地，信号功率不足10%。如果基带部分使用相干的功率检测，只检测到信号的功 率，并且AGC正常工作，使AD入口端有效的信号功率为Pwt，则36M带