及所述第三匪OS管的衬底电极和漏极都连接所述第一 PMOS管的衬底电极。
[0031]进一步的改进是，所述第一PMOS管的栅极连接到一逻辑电路，所述逻辑电路根据所述电源电压的大小控制所述第一 PMOS管的导通或断开，当所述电源电压低于阈值电压时，所述逻辑电路使所述第一PMOS管导通；当所述电源电压高于所述阈值电压时，所述逻辑电路使所述第一 PMOS管断开。
[0032]进一步的改进是，第一电容连接在所述驱动管的第二源漏电极和地之间。
[0033]进一步的改进是，第一电容连接在所述驱动管的第二源漏电极和地之间。
[0034]进一步的改进是，在所述电源电压的毛刺处，所述电源电压以纳秒量级的时间从所述电源电压的正常工作时的值下降到O伏、接着以纳秒量级的时间从O伏上升到所述电源电压的正常工作时的值。
[0035]进一步的改进是，所述阈值电压设置为小于等于所需要LDO输出电压VPWR的稳定输出值。
[0036]本发明通过在LDO电路中设置衬底选择电路，通过衬底选择电路实现对驱动管的衬底电极电压的选择，衬底选择电路的输入端为电源电压和LDO输出电压，能够更加电源电压的不同值自动选择对应的电压到驱动管的衬底电极，使得驱动管的和电源电压相连的第一源漏电极和衬底电极之间的寄生PN结二极管始终截止，从而能够阻止电源电压产生毛刺时LDO输出端的电荷被快速泄放，使LDO输出电压保持稳定，所以本发明能够抗电源电压的毛刺干扰、能够在电源电压产生毛刺时使LDO输出电压保持稳定。
【附图说明】
[0037]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0038]图1是现有LDO电路图；
[0039]图2是本发明较佳实施例LDO电路图。
【具体实施方式】
[0040 ] 本发明实施例LDO电路包括:LDO主体电路和衬底选择电路。
[0041 ]所述LDO主体电路包括差分放大器、驱动管和串联电阻;所述差分放大器的第一输入端连接参考电压、第二输入端连接反馈电压、输出端连接到所述驱动管的栅极。
[0042]所述驱动管由MOS晶体管组成，所述驱动管的第一源漏电极连接电源电压，所述串联电阻连接在所述驱动管的第二源漏电极和地之间，由所述驱动管的第二源漏电极输出LDO输出电压，所述串联电阻的对所述LDO输出电压分压后得到所述反馈电压。
[0043]所述驱动管的衬底电极连接所述衬底选择电路的输出端，所述衬底选择电路的输入端连接所述电源电压和所述LDO输出电压；当所述电源电压正常工作时，所述衬底选择电路提供第一电压到所述驱动管的衬底电极，所述第一电压和所述电源电压的差使所述驱动管的第一源漏电极和衬底电极之间的寄生PN结二极管截止；当所述电源电压出现毛刺时，所述电源电压会降低，所述衬底选择电路提供第二电压到所述驱动管的衬底电极，所述第二电压和毛刺处降低了的所述电源电压的差使所述驱动管的第一源漏电极和衬底电极之间的寄生PN结二极管截止，使所述LDO输出电压在毛刺出现时不会下降。
[0044]图2是本发明较佳实施例LDO电路图，本发明较佳实施例LDO电路包括:LDO主体电路和衬底选择电路。
[0045]所述LDO主体电路包括差分放大器1、驱动管和串联电阻;所述差分放大器I的第一输入端连接参考电压VREF、第二输入端连接反馈电压、输出端连接到所述驱动管的栅极。
[0046]本发明较佳实施例中，所述驱动管同时包括了第一NMOS管MNl和第一PMOS管MPl。
[0047]对于第一匪OS管MNl:所述驱动管的第一源漏电极为所述第一匪OS管MNl的漏极，所述驱动管的第二源漏电极为所述第一 NMOS管MNl的源极;所述驱动管的栅极为所述第一匪OS管MNl的栅极。所述驱动管的第一源漏电极连接电源电压VCC，所述串联电阻连接在所述驱动管的第二源漏电极和地之间，由所述驱动管的第二源漏电极输出LDO输出电压VPWR，所述串联电阻的对所述LDO输出电压VPWR分压后得到所述反馈电压。
[0048]所述第一匪OS管MNl所对应的衬底选择电路包括第二匪OS管MN2和第三匪OS管MN30
[0049]所述第二匪OS管MN2的漏极和所述第三匪OS管MN3的栅极都连接所述电源电压VCC，所述第三NMOS管MN3的漏极和所述第二 NMOS管MN2的栅极都连接所述所述LDO输出电压VPffR0
[0050 ]所述第二 NMOS管MN2的衬底电极和所述第三NMOS管MN3的衬底电极都接地。
[0051 ] 所述第二匪OS管MN2的源极和所述第三NMOS管MN3的源极都连接所述第一匪OS管丽I的衬底电极。
[0052]所述第一匪OS管MNl、所述第二匪OS管MN2和所述第三匪OS管MN3都采用nativeNMOS 管。
[0053]现在对衬底选择电路对所述第一匪OS管MNl所产生的抗毛刺干扰的工作原理:当正常工作时，电源电压VCC电压为正常值即正常的一个高电位，如图2中的5V，由于电源电压VCC大于LDO输出电压VPWR，使得衬底选择电路中的所述第二匪OS管MN2断开而所述第三WOS管丽3导通，最后所述第三匪OS管丽3的源极输出LDO输出电压VPWR到所述第一匪OS管丽I的衬底电极，即所述第一电压的大小为所述LDO输出电压VPWR，这时，所述第一匪OS管MNl的衬底电极和漏极之间的寄生PN结二极管呈反偏状态而截止。当电源电压VCC出现毛刺时，在电源电压VCC的毛刺处，电源电压VCC以纳秒量级的时间从电源电压VCC的正常工作时的值下降到O伏、接着以纳秒量级的时间从O伏上升到电源电压VCC的正常工作时的值，图2中显示了一个电源电压VCC的毛刺，毛刺的下降时间和上升时间都是5ns，毛刺总的时间宽度为1ns;出现毛刺时，会使得衬底选择电路中的所述第二NMOS管MN2导通而所述第三NMOS管MN3断开，最后所述第二NMOS管丽2的源极输出OV到所述第一NMOS管丽I的衬底电极，即所述第二电压的大小为0V，这时，所述第一 NMOS管MNl的衬底电极和漏极之间的寄生PN结二极管的两个电极都为OV而截止，此时第一 NMOS管MNl的源极的电荷不会被泄放，LDO输出电压VPWR可以维持在正常工作电压。
[0054]本发明较佳实施例中，所述驱动管还包括一第一PMOS管MPl，所述第一匪OS管MNl为主驱动管，所述第一 PMOS管MPl为辅助驱动管，所述第一 PMOS管MPl的源极连接所述第一源漏电极，所述第一 PMOS管MPl的漏极连接所述第二源漏电极。
[0055]所述第一PMOS管MPl的栅极连接到一逻辑电路2，所述逻辑电路2根据所述电源电压VCC的大小控制所述第一 PMOS管MPl的导通或断开，当所述电源电压VCC低于阈值电压时，所述逻辑电路2使所述第一PMOS管MPl导通；当所述电源电压VCC高于所述阈值电压时，所述逻辑电路2使所述第一 PMOS管MPl断开。阈值电压一般设置为小于等于所需要LDO输出电压VPWR的稳定输出值，如所需要LDO输出电压VPWR的稳定输出值为1.8V时，所述阈值电压能设置为1.8V;这样当电源电压VCC较低时，PMOS管MPI导通，使LDO输出电压VPWR直接等于电源电压VCC的值;而当电源电压VCC较大时，单独采用NMOS管丽I控制LDO输出电压VPWR的输出。
[0056]所述第一 PMOS管MPl对应的衬底选择电路包括第二 PMOS管MP2和第三PMOS管MMP3。
[0057]所述第二 PMOS管MP2的源极和所述第三PMOS管MMP3的栅极都连接所述电源电压VCC，所述第三PMOS管MMP3的源极和所述第二 PMOS管MP2的栅极都连接所述所述LDO输出电压VPWRο
[0058]所述第二 PMOS管MP2的衬底电极和漏极以及所述第三NMOS管MN3的衬底电极和漏极都连接所述第一 PMOS管MPl的衬底电极。
[0059]现在对衬底选择电路对所述第一PMOS管MPl所产生的抗毛刺干扰的工作原理:当正常工作时，电源电压VCC电压为正常值即正常的一个高电位，这时，会使得衬底