一种高可靠性的并口sram掉电保存电路的制作方法
【技术领域】
[0001]本实用新型属于单片机应用技术领域，尤其是涉及一种高可靠性的并口SRAM掉电保存电路。
【背景技术】
[0002]在八位单片机应用系统中，常常需要外部增加静态随机存储器(SRAM)来快速保存掉电数据，同时也能够存储一些临时变量。单片机通过并口与SRAM进行数据读写操作，执行速度快，实时性好。由于SRAM静态功耗小，故一般采用纽扣锂电池来保存掉电数据。目前很多工程师在设计的时候通过使用单片机的总线以及输入输出(I/O)接口直接和SRAM相连(如图1所示)。这种设计方法在常规条件问题不大，单片机能够正确读写数据，上电掉电时数据也能够长时间正确保存。但是这种设计方法有一些缺点，尤其是在运行环境复杂、电磁兼容要求高的条件下会出现部分数据出现随机异常，电池消耗过快等情况。究其原因是在设计的时候没有充分考虑各种可能性，造成可靠性不是很好。
【实用新型内容】
[0003]本实用新型的目的是为了克服现有技术不足，提供一种高可靠性的并口SRAM掉电保存电路，提高了SRAM掉电数据的可靠性，同时也能够降低SRAM的静态功耗，能够满足电磁兼容要求高的环境下使用。
[0004]本实用新型的技术方案是:一种高可靠性的并口SRAM掉电保存电路，包括SRAM芯片Ul、电压监控芯片U2、与非门U3和三极管Ql，所述电压监控芯片U2的第I引脚连接三极管Ql的基极，三极管Ql的发射极接地，三极管Ql的集电极分别与单片机Ul的第30引脚和通过电阻R2连接电源Vbat，电压监控芯片U2的第2引脚接地，电压监控芯片U2的第3引脚通过电阻R3连接电源VCC，电压监控芯片U2的第2引脚和第3引脚之间并联电容C3，与非门U3的第I引脚和第2引脚连接输入控制端CS0，与非门U3的第3引脚通过电阻R4连接电压监控芯片U2的第I引脚，与非门U3的第7引脚接地，与非门U3的第14引脚连接电源VCC。
[0005]进一步，所述SRAM芯片Ul采用型号为IS62WV5128BLL-70H2芯片。
[0006]进一步，所述电压监控芯片U2采用型号为XC61CN2502MR芯片。
[0007]进一步，所述与非门U3采用型号为MC74HC00AD芯片。
[0008]进一步，所述三极管Ql选用NPN三极管。
[0009]进一步，所述SRAM芯片Ul由LIR2450锂电池保持供电状态。
[0010]本实用新型具有的优点和积极效果是:由于采用上述技术方案，其一，在SRAM芯片外部电源VCC频繁掉电或上电以及电磁干扰时，使其数据无法进行读写操作，保证数据准确性。其二，在SRAM芯片外部电源VCC掉电后，保证其处于绝对静态休眠状态，大大降低静态功耗。
【附图说明】
[0011 ]图1是现有技术的电路连接结构示意图；
[0012]图2是本实用新型电路连接结构示意图。
【具体实施方式】
[0013]下面结合附图对本实用新型做详细说明。
[0014]如图2本实用新型电路连接结构示意图所示，本实用新型提供一种高可靠性的并口SRAM掉电保存电路，包括SRAM芯片Ul、电压监控芯片U2、与非门U3和三极管Ql，所述电压监控芯片U2的第I引脚连接三极管Ql的基极，三极管Ql的发射极接地，三极管Ql的集电极分别与单片机Ul的第30引脚和通过电阻R2连接电源Vbat，电压监控芯片U2的第2引脚接地，电压监控芯片U2的第3引脚通过电阻R3连接电源VCC，电压监控芯片U2的第2引脚和第3引脚之间并联电容C3，与非门U3的第I引脚和第2引脚连接输入控制端CS0，与非门U3的第3引脚通过电阻R4连接电压监控芯片U2的第I引脚，与非门U3的第7引脚接地，与非门U3的第14引脚连接电源VCC。
[0015]所述SRAM芯片Ul采用型号为IS62WV5128BLL-70H2芯片。所述电压监控芯片U2采用型号为XC61CN2502MR芯片。所述与非门U3采用型号为MC74HC00AD芯片。所述三极管Ql选用NPN三极管。所述SRAM芯片Ul由LIR2450锂电池保持供电状态。
[0016]本实例的工作过程:其中电压监控芯片U2，当电源电压VCC小于2.5V时，电压监控芯片U2的I脚输出低电平，不管输入控制端CSO的电平幅度如何，三极管Ql的基极电平始终为低电平，通过三极管Ql小信号快速开关，三极管Ql选用NPN三极管，输出到SRAM芯片Ul的CE端都是高电平Vbat，这就保护了当电源电压VCC频繁上电掉电时SRAM芯片Ul不允许外部对其进行读写，从而避免了电源电压未稳定时对SRAM芯片Ul读写造成数据错误。
[0017]当电源电压VCC稳定时，电压监控芯片U2输出端高阻开路状态，此时三极管Ql的基极电平由输入控制端CSO来决定。当输入控制端CSO为高电平时，通过与非门U3反相输出低电平到三极管Ql的基极，三极管Ql不导通，CE端为高电平；当输入控制端CSO为低电平时，通过与非门U3反相输出高电平到三极管Ql的基极，三极管Ql导通，CE端为低电平;输入控制端CSO和CE之间的逻辑关系和原有直接相连的逻辑关系一致，故不会影响单片机对SRAM芯片Ul的操作和实时性。
[0018]当电源电压VCC掉电后，SRAM芯片Ul由LIR2450锂电池保持供电状态，此时电源电压VCC小于2.5V，故SRAM芯片Ul的选通端CE为高电平，这样就能够保证SRAM芯片Ul —直处于绝对静态休眠状态，静态功耗大大减低。
[0019]以上对本实用新型的一个实施例进行了详细说明，但所述内容仅为本实用新型的较佳实施例，不能被认为用于限定本实用新型的实施范围。凡依本实用新型申请范围所作的均等变化与改进等，均应仍归属于本实用新型的专利涵盖范围之内。
【主权项】
1.一种高可靠性的并口 SRAM掉电保存电路，其特征在于:包括SRAM芯片Ul、电压监控芯片U2、与非门U3和三极管Ql，所述电压监控芯片U2的第I引脚连接三极管Ql的基极，三极管Ql的发射极接地，三极管Ql的集电极分别与单片机Ul的第30引脚和通过电阻R2连接电源Vbat，电压监控芯片U2的第2引脚接地，电压监控芯片U2的第3引脚通过电阻R3连接电源VCC，电压监控芯片U2的第2引脚和第3引脚之间并联电容C3，与非门U3的第I引脚和第2引脚连接输入控制端CSO，与非门U3的第3引脚通过电阻R4连接电压监控芯片U2的第I引脚，与非门U3的第7引脚接地，与非门U3的第14引脚连接电源VCC。2.根据权利要求1所述的高可靠性的并口SRAM掉电保存电路，其特征在于:所述SRAM芯片Ul采用型号为IS62WV5128BLL-70H2芯片。3.根据权利要求1所述的高可靠性的并口SRAM掉电保存电路，其特征在于:所述电压监控芯片U2采用型号为XC61CN2502MR芯片。4.根据权利要求1所述的高可靠性的并口SRAM掉电保存电路，其特征在于:所述与非门U3采用型号为MC74HC00AD芯片。5.根据权利要求1所述的高可靠性的并口SRAM掉电保存电路，其特征在于:所述三极管Ql选用NPN三极管。6.根据权利要求1所述的高可靠性的并口SRAM掉电保存电路，其特征在于:所述SRAM芯片Ul由LIR2450锂电池保持供电状态。
【专利摘要】本实用新型提供一种高可靠性的并口SRAM掉电保存电路，包括SRAM芯片U1、电压监控芯片U2、与非门U3和三极管Q1，所述电压监控芯片U2的第1引脚连接三极管Q1的基极，三极管Q1的发射极接地，三极管Q1的集电极分别与单片机U1的第30引脚和通过电阻R2连接电源Vbat，电压监控芯片U2的第2引脚接地，电压监控芯片U2的第3引脚通过电阻R3连接电源VCC，电压监控芯片U2的第2引脚和第3引脚之间并联电容C3，与非门U3的第1引脚和第2引脚连接输入控制端CS0，与非门U3的第3引脚通过电阻R4连接电压监控芯片U2的第1引脚，与非门U3的第7引脚接地，与非门U3的第14引脚连接电源VCC。本实用新型的有益效果是降低SRAM的静态功耗，能够满足电磁兼容要求高的环境下使用。
【IPC分类】G05B19/042
【公开号】CN205334140
【申请号】CN201521076150
【发明人】蔡椿军, 王亮
【申请人】天津斯巴克瑞汽车电子股份有限公司
【公开日】2016年6月22日
【申请日】2015年12月18日