专利名称：减少集成电路时钟偏离的方法及装置的制作方法
技术领域：
本发明涉及集成电路(Integrated Circuit，以下简称IC)的运作，特别指一种减少集成电路(IC)时钟偏离(clock skew)的方法及装置。
在一时钟区域内使用的控制讯号可能也可以在另一时钟区域内使用，当这两个时钟区域的时钟频率不一致时，控制讯号横越不同时钟区域后在被使用前，必须先做适当处理，也就是说，产生自来源时钟区域的讯号必须做同步处理以适用于目的时钟区域。然而，一般的同步装置依来源时钟区域以及目的时钟区域之间的关系会使讯号有1-2个时钟周期时间的延迟，这将形成达到较高效能的障碍。另一方面，若来源时钟区域和目的时钟区域的时钟频率和相位均相同时，可以略过同步装置，在这样的例子里，能避免上述额外的1-2个时钟周期时间延迟并且获致较高效能。例如在个人电脑系统中，CPU主汇流排和DRAM汇流排两者具有相近的时钟频率，甚至在某些组态设定里，这两者的时钟频率为相同，因此最好能够略过同步装置避免其产生的时间延迟以增进系统效能。
然而，传统的电脑系统里，晶片组上不同的时钟讯号来自于系统主机板上另一时钟产生器(clock generator)晶片的不同输出脚，导致这些时钟讯号间会有相当的时钟偏离。如
图1所示，时钟产生器10提供3组时钟讯号源CLK1、CLK2、和CLK3分别经由缓冲器(buffer)20给晶片组上的3个不同电路区块(circuit block)，例如，电路区块30a负责与CPU主汇流排有关的功能，电路区块30b则负责与DRAM汇流排有关的功能而电路区块30C提供了PCI汇流排相关的功能。在IC设计阶段，会尽可能减少时钟讯号经过每个电路区块中的锁相回路(Phase Locked Loop，以下简称PLL)单元34以及时钟树状路径(clock tree)36到达各个正反器(flip-flop)38所造成的时钟偏离，一般而言，时钟树状路径36引起的讯号延迟时间为固定的，因此可以通过PLL单元34调整时钟讯号的相位(Phase)以减少时钟偏离。
另一方面，目前的个人电脑系统的CPU主汇流排和DRAM汇流排的时钟频率可以分别是100MHZ或是133MHZ，大多数的晶片组都具有同步以及非同步的操作模式，因此会有同步操作100/100MHZ、133/133MHZ和非同步操作100/133MHZ、133/100MHZ四种系统时钟频率组态。如前所述，同步操作模式应可获致较高的效能，但在目前CPU运算速度愈来愈快的情形下，小小的时钟偏离也会引起资料的错乱，如图1中所示电路区块30a、30b的时钟讯号分别来自于CLK1和CLK2，由于先天上存在于CLK1与CLK2两者之间的时钟偏离，为避免因时钟偏离所造成的资料错乱问题，使得同步操作无法在最高的操作频率下运作。
有鉴于此，如何减少IC晶片在同步操作时的时钟偏离实为一重要谋题。
本发明的目的是提供一种IC晶片在同步操作时可以减少时钟偏离的装置与方法，以提升系统效能。
为达上述目的，本发明提供一种可以减少IC时钟偏离的方法，该IC具有数个电路区块，为减少不同电路区块间时钟偏离的方法包括下列步骤提供第一时钟讯号源耦接至这些电路区块中的第一电路区块的时钟讯号输入端，且提供第二时钟讯号源耦接至这些电路区块中的第二电路区块的时钟讯号输入端，当第二电路区块需依据第一时钟讯号源的时钟频率与第一电路区块进行同步操作时，将第二电路区块的时钟讯号输入端切换至第一时钟讯号源并与其耦接，使第一电路区块和第二电路区决在相同的第一时钟讯号源下工作。
实现上述方法的装置至少包含一第一多工器以及一第二多工器，其中，第一多工器和第二多工器具有大体上相同的结构，使第一时钟讯号源的时钟讯号经过第一多工器与第二多工器所延迟的时间为相同。第一多工器的输出端耦接至上述第一电路区块的时钟讯号输入端，第一多工器的第一输入端耦接上述第一时钟讯号源，而且第一多工器的第二输入端与第一多工器的第一输入端耦接在一起，第一多工器的选择端耦接一操作模式选择讯号。第二多工器的输出端耦接至上述第二电路区块的时钟讯号输入端，第二多工器的第一输入端耦接上述第一时钟讯号源，第二多工器的第二输入端耦接上述第二时钟讯号源，第二多工器的选择端同样耦接该操作模式选择讯号。
图3C是本发明实施例中跳线连接器的第二状态示意图标号说明10时钟产生器； 20缓冲器；30a第一电路区块； 30b第二电路区块；30C第三电路区块；32a第一电路区块的时钟讯号输入端；32b第二电路区块的时钟讯号输入端；34PLL单元； 36时钟树状路径；38正反器； 40第一多工器；42第一多工器的输出端；44第一多工器的第一输入端；46第一多工器的第二输入端；48第一多工器的选择端；50第二多工器； 52第二多工器的输出端；54第二多工器的第一输入端；56第二多工器的第二输入端；58第二多工器的选择端；60控制电路；60’控制电路；62跳线连接器； 64跳线；Vcc电源； GND接地电位；X跳线连接器的输出端；Y跳线连接器的一端； z跳线连接器的另一端图2是本发明IC晶片时钟讯号输入电路的设计方块示意图，与图1中相似的组件是以相同的标号表示。为了能够动态地选择时钟讯号源，本发明分别在第一电路区块30a与第一时钟讯号源CLK1之间以及第二电路区块30b与第二时钟讯号源CLK2之间增加第一和第二多工器40、50，第一多工器40的输出端42耦接至第一电路区块30a的时钟讯号输入端32a，第一多工器40的第一输入端44透过缓冲器20耦接第一时钟讯号源CLK1，而且第一多工器的第二输入端46与第一输入端44耦接在一起，第一多工器的选择端48耦接一操作模式选择讯号SEL。第二多工器50的输出端52耦接至第二电路区块30b的时钟讯号输入端32b，第二多工器50的第一输入端54耦接第一多工器40的第二输入端46，使接收第一时钟讯号源CLK1，第二多工器50的第二输入端56透过缓冲器20耦接第二时钟讯号源CLK2，第二多工器50的选择端58同样耦接该操作模式选择讯号SEL。当第二电路区块30b需依据第一时钟讯号源CLK1的时钟频率与第一电路区块30a进行同步操作时，可将操作模式选择讯号SEL设定为第一状态，例如为逻辑低电位，此时第二多工器50使得第二电路区块30b的时钟讯号输入端32b切换至第一时钟讯号源CLK1，如此第一电路区块30a和第二电路区块30b将在相同的第一时钟讯号源CLK1下工作，这样一来，便不会有传统设计采用固定的不同时钟讯号源所引起的时钟偏离问题。其中，第一多工器40的目的是为了使第一时钟讯号源CLK1的时钟讯号经过第一多工器40与第二多工器50所延迟的时间为相同，也就是说，在同步操作时，第一电路区块30a的时钟讯号输入端32a与第二电路区块30b的时钟讯号输入端32b两者所接收的时钟讯号没有时钟偏离的现象，所以第一多工器40和第二多工器50具有大体上相同的结构，当然也可以考虑以其他延迟电路取代第一多工器40，同样地，也可以考虑采用其他种选择装置来取代第二多工器50。如果操作模式选择讯号SEL设定为第二状态，例如为逻辑高电位，使得第一电路区块30a和第二电路区块30b进行非同步操作，此时第二多工器50使得第二电路区块30b的时钟讯号输入端32b切换至第二时钟讯号源CLK2，如此第一电路区块30a和第二电路区块30b将分别在第一时钟讯号源CLK1以及第二时钟讯号源CLK2下工作。
上述的操作模式选择讯号SEL可以由一控制电路提供，如图3A所示，控制电路60具有一输出端X耦接至第一多工器40的选择端48和第二多工器50的选择端58，控制电路60可以依据基本输出入系统(Basic Input/outputSystem，简称BIOS)的设定输出操作模式选择讯号sEL，或者以手动的方式设定由跳线连接器62所组成的控制电路60’。参考图3B-3C，跳线连接器62的一端y经由电阻R连接到电源Vcc，另一端z则连至接地电位GND，如图3B所示，跳线64跨接于跳线连接器62的xz两端时，使输出端x产生一逻辑低电位，而如图3C所示，跳线64跨接于跳线连接器62的xy两端时，使输出端x产生一逻辑高电位，如此使用者可以视需要设定操作模式选择讯号SEL。
综合以上所述，本发明提供一种IC晶片在同步操作时可以减少时钟偏离的装置与方法，可以动态地选择时钟讯号源来代替使用固定的不同时钟讯号源，以解决不同时钟讯号源之间时钟偏离的问题。
以上所述实施例仅系为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以其限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的权利要求范围内。
权利要求
1.一种减少集成电路时钟偏离(clock skew)的方法，该集成电路具有复数个电路区块，其特征是该方法至少包含下列步骤提供一第一时钟讯号源耦接至该等电路区块中的一第一电路区块的时钟讯号输入端；提供一第二时钟讯号源耦接至该等电路区块中的一第二电路区块的时钟讯号输入端；以及当该第二电路区块需依据该第一时钟讯号源的时钟频率与该第一电路区块进行同步操作时，该第二电路区块的时钟讯号输入端切换至该第一时钟讯号源并与其耦接，使该第一电路区块和该第二电路区块在相同的该第一时钟讯号源下工作。
2.如权利要求1所述的减少集成电路时钟偏离的方法，其特征是其还至少包含下列步骤提供一操作模式选择讯号；以及设定该操作模式选择讯号为一第一状态，使得上述第一电路区块和上述第二电路区块进行同步操作。
3.如权利要求2所述的减少集成电路时钟偏离的方法，其特征是更至少包含下列步骤设定上述操作模式选择讯号为一第二状态，使得上述第一电路区块和上述第二电路区块进行非同步操作；以及在非同步操作时，切换上述第二电路区块的时钟讯号输入端至上述第二时钟讯号源并与其耦接，使上述第一电路区块和上述第二电路区块各自在上述第一时钟讯号源与上述第二时钟讯号源下工作，上述第一电路区块和上述第二电路区块藉以进行非同步操作。
4.一种减少集成电路时钟偏离(clock skew)的装置，该集成电路具有复数个电路区块，其特征是该装置至少包含一第一多工器，该第一多工器的输出端耦接至该等电路区块中的一第一电路区块的时钟讯号输入端，该第一多工器的第一输入端耦接一第一时钟讯号源，该第一多工器的第二输入端与该第一多工器的第一输入端耦接在一起，该第一多工器的选择端耦接一操作模式选择讯号；以及一第二多工器，该第二多工器的输出端耦接至该等电路区块中的一第二电路区块的时钟讯号输入端，该第二多工器的第一输入端耦接该第一时钟讯号源，该第二多工器的第二输入端耦接一第二时钟讯号源，该第二多工器的选择端耦接该操作模式选择讯号；其中，该第一多工器和该第二多工器具有大体上相同的结构，使该第一时钟讯号源的时钟讯号经过该第一多工器与该第二多工器所延迟的时间为相同。
5.一种减少集成电路时钟偏离(clock skew)的电路，该集成电路具有复数个电路区块，其特征是该电路至少包含一第一多工器，该第一多工器的输出端耦接至该等电路区块中的一第一电路区块的时钟讯号输入端，该第一多工器的第一输入端耦接一第一时钟讯号源，该第一多工器的第二输入端与该第一多工器的第一输入端耦接在一起，该第一多工器的选择端耦接一操作模式选择讯号；一第二多工器，该第二多工器的输出端耦接至该等电路区块中的一第二电路区块的时钟讯号输入端，该第二多工器的第一输入端耦接该第一时钟讯号源，该第二多工器的第二输入端耦接一第二时钟讯号源，该第二多工器的选择端耦接该操作模式选择讯号；以及一控制电路，该控制电路具有一输出端以提供该操作模式选择讯号，该控制电路的该输出端耦接至该第一多工器的选择端和该第二多工器的选择端；其中，请第一多工器和该第二多工器具有大体上相同的结构，使该第一时钟讯号源的时钟讯号经过该第一多工器与该第二多工器所延迟的时间为相同。
6.如权利要求5所述的减少集成电路时钟偏离的电路，其特征是上述控制电路依据一基本输出入系统(Basic lnput/0utput System，BIOS)的设定输出上述操作模式选择讯号。
7.如权利要求5所述的减少集成电路时钟偏离的电路，其特征是上述控制电路是一跳线连接器所组成的电路。
全文摘要
一种减少集成电路时钟偏离(clock skew)的方法及装置，该集成电路具有数个电路区块(circuit block)，该方法包括下列步骤提供第一时钟讯号源耦接至这些电路区块中的第一电路区块的时钟讯号输入端，且提供第二时钟讯号源耦接至这些电路区块中的第二电路区块的时钟讯号输入端，当第二电路区块需依据第一时钟讯号源的时钟频率与第一电路区块进行同步操作时，将第二电路区块的时钟讯号输入端切换至第一时钟讯号源并与其耦接，使第一电路区块和第二电路区块在相同的第一时钟讯号源下工作；而该装置至少包含一第一多工器以及一第二多工器，具有大体上相同的结构，使第一时钟讯号源的时钟讯号经过第一多工器与第二多工器所延迟的时间相同。
文档编号G06F1/12GK1412640SQ0113624
公开日2003年4月23日 申请日期2001年10月11日 优先权日2001年10月11日
发明者陈健铭, 李明宪 申请人:矽统科技股份有限公司