专利名称：多相位定时方法和装置的制作方法
技术领域：
本发明一般涉及降低瞬时发生的开关电流。
背景技术：
传统微处理器设计典型地利同步定时技术，它使用以等时方式全局分配的单一时钟相位，从而最小化整个电子封装内的时钟信号偏差(skew)。由于该全局时钟的所有负载在大致相同的时间开关，因此施加于封装和功率分配设计的同时开关电流要求典型地将对性能、可靠性、技术、布线性、成品率和成本等因素或项目具有重大影响。将与大开关电流一起发生的感应作用可能产生过压或欠压瞬变，这将导致各种电子元件的过早损坏。这种开关电流还可能产生严重的信号辐射，从而需要在电子封装中加入发射屏蔽。
结合微处理器应用的本发明操作的另外信息可以在与本申请同时提交、标题为“Microprocessor Chip Simultaneous Switching Current Reduction Methodand Apparatus(微处理器芯片同时开关电流降低方法和装置)”的同时待审申请(案号AUS920020472US1)中找到，在此将其引作参考。此参考申请的发明人与本申请相同，并且它转让给相同受让人。
因此，期望降低在任何给定时间发生的开关电流幅度，从而降低与快速电流电平变化(di/dt)一起产生的感应作用(L)和信号辐射。
发明内容
前述开关缺点中的一个或多个在一种电子封装中得到减轻，这是通过将封装电路分成多个分区或组，其中每个分区或组均包含在工作时可以以与其他分区或组中的电路不同的时间开关的电路。多相位时钟产生器用来分别向所述多个分区或组提供不同相位时钟信号，从而电子封装的各分区或组在工作时以不同的时间发生开关。
为更全面理解本发明及其优点，在下面详细描述中将参照附图，其中图1是实施本发明的示例性电路的方框图；图2包括用于说明图1的操作的一组波形；以及图3是示出一种获得所需不同相位时钟信号以用于图1的方法的方框图。
具体实施例方式
在图1中，主处理单元(MPU)10和直接存储器访问单元(DMA)12接收来自锁相回路(PLL)源14的时钟信号输入，其中，锁相回路(PLL)源14如图所示提供4GHz的时钟信号。在本发明的一个优选实施例中，PLL部件14使用1GHz的基本基准信号来产生输出时钟信号。另外，图1还示出辅处理单元(APU)16、18、20和22，它们分别标为APU1、APU2、APU3和APU4。这些APU均具有相关I/O(输入/输出)部件，用于从DMA 12接收信号和将信号发送到DMA 12。
第一I/O部件24与APU 16相关联。第二I/O部件26与APU 18相关联。第三I/O部件28与APU 20相关联。第四和最后I/O部件30与APU 22相关联。图中示出各I/O部件通过虚线32所示的环形网络连接到DMA 12。通过这种方式，各APU可以在连续操作中适当地接收数据，对数据进行操作(或者忽略数据)，并且将它传到下一APU，其中，各APU使用略微不同定时的开关操作。
PLL 34在一些电子封装实例中可以是PLL 14，它使用与PLL 14所用相同的基本1GHz基准信号以在导线35上产生4GHz信号Φ0。该4GHz信号提供给定时延迟电路36、38、40和42。延迟电路36以使信号Φ1施加于APU116来让其使用的方式延迟信号Φ0。图中示出内在于部件16的“H”型信号路径作为粗式或宽式电路路径来帮助降低时钟信号在APU116内分配到利用该时钟的各电路时的任何时钟信号偏差。延迟电路38产生时钟信号Φ2以施加于APU 18。虽然在部件18内未示出细节，但是最好具有某种方法来最小化时钟信号Φ2在APU 18内分配时的时钟偏差。类似地，APU 20和22将典型地提供时钟偏差降低机制。延迟电路40产生时钟信号Φ3以施加于APU 20，而延迟电路42产生时钟信号Φ4以施加于APU 22。
在图2中，示出结合图1所示的主1GHz基准信号和所产生的时钟信号Φ0、Φ1、Φ2、Φ3和Φ4的相对相位。注意，Φ0和Φ4的相位差为180度。因此，在不同时间发生PLL以及各所示APU的开关电流，从而将在适当开关时间所需的电流降低至少4倍。
图3包含相互串联的多个非反相放大器302、304、306和308，其中，各放大器输出连接到多路复用器310。到放大器302的时钟输入312可以是如图1的导线35上的时钟信号Φ0。各放大器302、304、306和308的输出可以相对于其输入延迟4GHz周期的7/8或218.75psec(皮秒)。因此，放大器302可以产生信号Φ1，并且将其提供给放大器304以产生信号Φ2，等等。然后，多路复用器310可以被编程或设置为输出向其输入的五个时钟信号中的所选一个。通过这种方式，可以使用图3的相同电路来实现各延迟电路36、38、40和42。
总而言之，图1的各部件从一个或多个电源(未示出)接收电流。当发生开关操作时，如部分通过伴随或相关时钟信号激活，电子封装内适当部件的信号传输路径中发生电流变化(di/dt)。这些电流幅度变化可能在电流路径上的多个点导致电压变化，并且电流幅度影响来自该封装的信号辐射量。因此，在图1所示电路的电子封装中各APU使用相位不同的时钟信号将降低在任何给定开关时间所需的总电流，并且降低在给定开关时间发生的最大电流变化。这一降低用来最小化在现有技术中所发生的由于同时开关很多电路而发生的问题。
各APU(或部分APU)均可以可选地被设计为核心，并且整个APU可以可选地称作包括多个等时单元的电子封装分区。换句话说，给定APU将典型地为很多电路的集合，其中每个电路均需要以与那个APU中的很多其他电路大致相同的时间开关。
虽然到现在为止附图和描述是针对包含多个CPU或计算机处理器的单个电子芯片，其中，多个CPU或计算机处理器根据不同相位时钟以不同时间工作或开关，但是本发明不限于此。包括多个芯片的电子封装，其中，对每个芯片定时以在不同时间操作其开关功能从而降低封装上的瞬时开关电流要求，均属于本发明的范围。不管是电子封装的开关电路被配置为对于不同芯片或单个芯片上的不同分区具有不同的开关时间，还是它被配置为具有足够不同相位时钟来实现这两种方式，本发明都不限于与之相关的CPU和电路。任何具有在现有技术中可以同时开关的大量器件的电路或电子封装，都认为是包括在本发明内。一些例子可能是纵横开关和阵列，其中存在可以同时开关的大量器件。
虽然本发明是参照特定示例性实施例来描述的，但是这些描述不应被解释为起限制作用。本领域的技术人员在参考本发明描述之后，对所公开实施例的各种修改以及本发明的可选实施例将是明显的。因此认为权利要求将覆盖属于本发明真实范围和精神的任何这些修改或实施例。
权利要求
1.一种用于减轻具有多个核心的微处理器中的同时开关问题的方法，包括定义多个分区，其中分区由多个等时单元组成，并且每一单元包括一个所述核心；产生具有相关时钟频率的系统基准时钟信号；根据所述基准时钟信号，产生多个相关时钟信号，其中每个相关时钟信号均具有所述时钟频率，但是其相位与所述基准时钟信号不同，各个所述相关时钟信号分别与不同所述单元相关联；以及以所述相关时钟信号中的各自不同信号分别操作各个所述单元。
2.一种用于减轻电子封装中的开关电流所引起问题的方法，包括将电子封装电路中的至少一部分分组为给定多个分区；以及将频率相同但相位不同的时钟信号分别施加于所述给定多个分区，从而各个所述分区在工作时以不同时间发生开关。
3.一种具有多个核心的电子电路微处理器封装，包括多个分区，其中分区由多个等时电路单元组成，并且每一单元包括一个所述核心；系统基准时钟信号产生器，提供给定频率和相位的输出时钟信号；以及与所述系统基准时钟信号产生器相关联的电路，提供多个相关时钟信号，其中每个相关时钟信号均具有所述时钟频率，但是其相位与所述基准时钟信号不同，各个所述相关时钟信号分别提供给不同所述单元。
4.一种减轻开关电流所引起问题的电子封装，包括给定多个分区，其中每个分区均包含可以在工作时以与所述给定多个分区的其他分区中的电路不同的时间开关的电路；以及多相位时钟产生器，将频率相同但相位不同的时钟信号分别提供给所述给定多个分区，从而各个所述分区在工作时以不同时间发生开关。
5.一种减轻开关电流所引起问题的电子封装，包括给定多个电路组，其中每个电路组均包含可以在工作时以与所述给定多个电路组的其他电路组中的电路不同的时间开关的电路；以及多相位时钟产生器，将频率相同但相位不同的时钟信号分别提供给所述给定多个电路组，从而所述不同电路组在工作时以不同时间发生开关。
6.一种用于减轻电子封装中的开关电流所引起问题的方法，包括如下步骤将电子封装电路中的至少一些电路分组为给定多个电路组；以及将频率相同但相位不同的时钟信号分别施加于所述给定多个电路组，从而各个所述电路组在工作时以不同时间发生开关。
7.如权利要求6所述的方法，其中，电路组在不同芯片上。
8.如权利要求6所述的方法，其中，电子封装的至少一个芯片具有以不同相位开关时钟信号操作的多个电路组。
全文摘要
公开了用于减轻在任何给定时间发生的开关电流幅度的方法和装置。这是通过如下操作来完成的将电路分组为多个分区，其中，各分区中的电路可以在工作时以与其他分区中的电路不同的时间开关。然后，将不同相位时钟信号提供给各分区，从而各分区在工作时以不同时间发生开关。可以利用此改进的电路的一个例子是在其操作中利用多个辅处理器单元的主处理器或计算机。
文档编号G06F1/10GK1490934SQ0315433
公开日2004年4月21日 申请日期2003年8月15日 优先权日2002年10月17日
发明者戴维·W·博尔斯特勒, 桑·H·德杭, 哈姆·P·霍夫斯蒂, 斯蒂芬·D·韦策尔, D 韦策尔, P 霍夫斯蒂, さ潞, 戴维 W 博尔斯特勒 申请人:国际商业机器公司