专利名称：可旁通寄存器和使用该寄存器的流水线电路的制作方法
技术领域：
本发明涉及集成电路的流水线设计。
背景技术：
过去20年中，数字集成电路，特别是CMOS数字集成电路的工作频率不断提高，今天已经达到了千兆赫兹的水平。提高工作频率的一个主要设计手段是使用流水线电路(pipeline circuit)。使用多级流水线电路可成倍提高电路的工作频率，但另一方面也需要插入大量的寄存器(register)或锁存器(latch)，大大增加了电路的功耗。而降低各种电子产品的能量消耗，特别是便携式产品(如手机、数码相机、数字摄像机)的能量消耗，对于提高这些产品的竞争力，减少人类对自然资源的消耗是极为重要的。因此，低功耗也是集成电路设计中的一项重要指标。
如图1所示，目前已公开的流水线电路设计的现有技术都是把所要实现的组合逻辑功能模块(如加、减、乘、除、与、或、非等算术或逻辑运算的组合)分解成多个相对简单的组合逻辑单元A、B、C，然后在这些组合逻辑单元A、B、C之间分别插入流水线寄存器102、104和106，形成多级流水线结构，使每级流水线的最大电路延迟都小于时间周期T。由于流水线电路的最大工作频率是每级流水线电路延迟中的最大电路延迟的倒数，这样，该流水线电路的最大工作频率为fmax＝1/T。如果T＝10纳秒(10-8秒)，那么fmax＝100MHz(100兆赫兹＝108赫兹)。很明显，为了提高工作频率fmax，就必须减小时间周期T，而T越小，就必须把组合逻辑功能分解成更多的部分，也就是更多级的流水线，并插入更多的流水线寄存器。为了提高工作频率而附加的流水线寄存器都需要消耗更多的功率。
CMOS集成电路的功耗绝大多数都发生在电路中的节点有电平翻转(从低到高或从高到低)的时候。由于寄存器的时钟节点(包括寄存器内部的时钟节点)在时钟的每一个沿(上升沿或下降沿)都发生电平的翻转，而其他节点则只有5％到50％的时间发生电平的翻转，所以CMOS集成电路中的流水线寄存器占据了总功耗的50％到80％。
在很多情形下，集成电路需要有多重工作频率。如数字摄像机在拍摄高清晰度图象时，其内部集成电路的工作频率为拍摄标准清晰度图象时的工作频率的几倍甚至十几倍。有多重工作频率的集成电路，在设计时必须设计成在最大工作频率下也能工作，因此需要把组合逻辑功能细分成能满足最大工作频率下的足够多的多级流水线。这样的集成电路当工作在较低的工作频率时，实际上并不需要这么多级的流水线，这些多余的流水线寄存器使集成电路增加了很多不必要的功耗。
发明内容
本发明的目的在于提供一种可旁通的寄存器和使用该寄存器的流水线电路，该寄存器可以通过控制端和时钟信号来控制其工作状态的关闭和开启，即是否旁通，从而使得使用所述可旁通寄存器的流水线电路在非最大工作频率下能有选择地旁通多余的可旁通寄存器，从而减少整个电路的功耗。
因此，在本发明的一个方面，提供了一种可旁通寄存器，包括寄存器，所述寄存器具有输入端，输出端以及时钟端，所述可旁通寄存器还包括选择器，它具有控制端、输出端以及分别与所述寄存器的输入端和输出端相连的两个输入端；其中，当所述选择器的控制端的控制信号为第一电平，且所述寄存器不工作时，所述选择器选择接收来自所述寄存器输入端信号的输入端，将其作为其输出端的输出信号；而当所述选择器的控制端的控制信号为第二电平，且所述寄存器工作时，所述选择器选择接收来自所述寄存器输出端信号的另一输入端，作为其输出端的输出信号。
而在本发明的另一方面，提供了一种流水线电路，包括串联的多级流水线，所述多级流水线中的至少一级流水线包含一个组合逻辑单元和与其相连的可旁通寄存器，所述可旁通寄存器包括寄存器，所述寄存器具有输入端，输出端以及时钟端，所述可旁通寄存器还包括选择器，它具有控制端、输出端以及分别与所述寄存器的输入端和输出端相连的两个输入端；其中，当所述可旁通寄存器控制端的旁通控制信号为第一电平，且所述可旁通寄存器中的寄存器不工作时，所述选择器选择直接接收来自所述寄存器输入端信号的输入端，作为其输出端的输出信号；当所述可旁通寄存器控制端的旁通控制信号为第二电平，且所述可旁通寄存器中的寄存器正常工作时，所述选择器选择接收来自所述寄存器输出端信号的输入端，作为其输出端的输出信号。
通过旁通控制信号F和时钟信号，具有多重工作频率的流水线电路可以在非最大工作频率时，指示多余的可旁通寄存器中的寄存器关闭，将该级组合逻辑单元的输出直接送给下一级组合逻辑单元，从而实现功耗降低。
图1是已有技术中所采用的传统多级流水线电路结构框图。
图2是根据本发明所采用的可旁通寄存器结构框图。
图3是根据本发明的具有两级流水线的流水线电路框图。
图4是根据本发明的具有三级流水线的流水线电路框图。
图5是根据本发明的具有四级流水线的流水线电路框图。
具体实施例方式
如图2所示，本发明的可旁通寄存器200由选择器202和寄存器201组成。所述寄存器201在本发明实施例中就是普通流水线电路中所使用的寄存器，例如D触发器，它具有输入端D、输出端Q1以及时钟端Clock。但必须指出本发明的可旁通寄存器并不局限于使用上述D触发器作为寄存器，其他类型的触发器或寄存器，例如同步置位复位触发器、异步置位复位触发器、带检测输入的寄存器等或现有技术中所使用的寄存器都适用于本发明。因此，申请人仅以D触发器作为示例进行说明，其他类型的触发器和寄存器的实施例也完全适用于本发明，在此不再重复说明。所述D触发器201由时钟端Clock的时钟信号来选通，其工作原理已经为本领域技术人员所熟知，在此不再重复。而选择器202具有两个输入端IN1和IN2、输出端Q2以及一个控制端F。所述输入端IN1与D触发器201的输入端D相连，而另一输入端IN2与D触发器201的输出端Q1相连。当所述选择器工作时，可以根据控制端F的控制信号，选择两个输入端IN1和IN2中的一个信号作为输出端Q2的输出信号。所述选择器可以由任何现有技术中能够实现上述功能的元件来实现，例如，可以使用两路复用器(2-to-1Multiplexer)、各种开关元件(如晶体管)等。下面以两路复用器为示例，来具体说明该可旁通寄存器的工作过程当控制信号F＝0时，两路复用器202选择来自D触发器201输入端D的信号作为复用器202输出端Q2的输出，也就是输入信号D绕过了D触发器201直接被送往输出端Q2。这时，通过外部电路同时保证时钟信号Clock一直保持低电平，就能够使得D触发器201处于旁通(未选通)的不工作状态，从而降低功耗。
当控制信号F＝1时，两路复用器202选择来自D触发器201输出端Q1的信号作为复用器输出端Q2的输出，这时，外部电路保持时钟信号Clock处于正常工作频率，所述可旁通寄存器200就如同一般的D触发器型普通流水线寄存器一样工作。
因此，根据多重工作频率下对D触发器201的需求，时钟信号Clock可控制各D触发器201的工作状态，来关闭不需要的D触发器201，以节省功耗，而通过控制信号F所控制的选择器202选择合适的信号，就能避免在关闭D触发器201时输入信号无法直接输出的问题。这样，当可旁通寄存器被选通时就如同一般流水线寄存器那样工作，而旁通(未选通)时就不工作，同时可以将输入信号直接输出。
需要说明，所述控制信号F的电平定义只是示例说明并不局限于此，本领域技术人员可以根据本发明的实施例将其进行相反电平定义，即F＝0时选择Q1，而F＝1时，选择输入端D，这些变化都在本发明所要保护的范围中。在下面的流水线结构中，控制信号F的定义也遵循上述说明，仅为示例。
下面将结合上述可旁通寄存器来描述具有该寄存器的多级流水线电路。
一般来说，对于m(m为整数且大于等于2)级串联流水线电路来说，每m级流水线寄存器中，一般有m-1级流水线寄存器是可旁通的。当这m-1级流水线寄存器都处于旁通(未选通)时，相应的m部分的组合逻辑单元都直接相连，不再被可旁通寄存器所隔开，因此，这m部分的组合逻辑单元的最大电路延迟是mT，也就是工作频率变为f＝1/(mT)＝(1/m)fmax，也就是最大工作频率fmax的m分之一。在此较低的工作频率下，所有m-1级流水线寄存器都不再消耗功率，大大降低了电路的功耗。
图3示出的是根据本发明的具有两级流水线的流水线电路。
如图3所示，所述两级流水线电路具有两级流水线。第一级流水线包含组合逻辑单元A 301和可旁通寄存器302，第两级流水线包含组合逻辑单元B 303和普通的流水线寄存器304。而对于第一级流水线，控制D触发器的时钟信号Clock在与“/旁通”(按照惯例，控制信号名字“/旁通”中的“/”表示低电平代表旁通，但也可根据需要定义电平信号，本发明以低电平代表旁通)信号F通过与门307相“与”之后再与可旁通寄存器302的D触发器相连。这样，对于第一级流水线来说，其工作状态如下所述当旁通控制信号F＝0时，可旁通寄存器302处于旁通(未选通)状态，送往可旁通寄存器302的时钟信号Clock被与门307所阻断，因此，可旁通寄存器302中的D触发器并不工作，选择器选择可旁通寄存器302的输入D直接作为寄存器的输出Q(可旁通寄存器在F＝0时的具体工作状态，可参照图2有关可旁通寄存器的说明)。实际上，此时，整个流水线电路只有流水线寄存器304在工作。这样，在不需要最大工作频率时，就相对减少了不必要的流水线寄存器的数目，使得整个流水线电路的功耗能够下降。在此实施例该情况下，流水线电路的最大电路延迟是2T，其工作频率为(1/2)fmax，也就是最大工作频率的一半，功耗大约可最多降低40％。
当旁通控制信号F＝1时，可旁通寄存器302处于选通状态，与门307可将时钟信号Clock送给可旁通寄存器302中的D触发器，而控制信号F＝1时，选择器选择D触发器的输出作为寄存器的输出信号。因此，可旁通寄存器302同一般的流水线寄存器一样工作，也就是在时钟的上升沿，输入D被直接送往输出Q，而在其他所有时间，输出Q保存不变。此时，两级流水线电路处于最大工作频率，而可旁通寄存器也处于工作状态，没有减少功耗。
图3中的可旁通寄存器302的真值表是
输入 输出FClock DQ[n+1]0x 000x 111上升沿001上升沿111其他 xQ[n]图4是根据本发明的具有三级流水线的流水线电路。
该三级流水线电路中有两级具有可旁通寄存器。第一级流水线包含组合逻辑单元A 401和可旁通寄存器402，第两级流水线包含组合逻辑单元B 403和可旁通寄存器404，而第三级流水线包含组合逻辑单元C 405和普通流水线寄存器406。而对于第一级和第二级流水线，控制D触发器的时钟信号Clock在与“/旁通”信号F通过与门407相“与”之后再分别与它们的D触发器相连。这样，对于第一级和第二级流水线来说，其工作状态如下所述当旁通控制信号F＝0时，可旁通寄存器402和404处于旁通(未选通)状态，送往这两个可旁通寄存器的时钟信号Clock被与门407所阻断，因此，可旁通寄存器402和404中的D触发器并不工作，因此，可旁通寄存器402的输入D被直接送到了可旁通寄存器404的输出Q(可旁通寄存器在F＝0时的具体工作状态，可参照图2有关可旁通寄存器的说明)。实际上，此时，整个流水线电路只有流水线寄存器406在工作。这样，在不需要最大工作频率时，就相对减少了不必要的流水线寄存器的数目，使得整个流水线电路的功耗能够下降。在此实施例该情况下，该流水线电路的最大电路延迟是3T，其工作频率为(1/3)fmax，也就是最大工作频率的三分之一，功耗大约可最多降低55％。
当旁通控制信号F＝1时，可旁通寄存器402和404处于选通状态，而与门407可将时钟信号Clock送给这些可旁通寄存器中的D触发器。因此，可旁通寄存器402和404同一般的流水线寄存器一样工作，也就是在时钟的上升沿，输入D被直接送往输出Q，而在其他所有时间，输出Q保存不变。此时，三级流水线电路处于最大工作频率，而可旁通寄存器也处于工作状态，没有减少功耗。
图5是根据本发明的具有四级流水线的流水线电路。
本实施例的四级流水线电路中，有3级流水线具有可旁通寄存器。第一级流水线包含组合逻辑单元A 501和可旁通寄存器502，第两级流水线包含组合逻辑单元B 503和可旁通寄存器504，第三级流水线包含组合逻辑单元C 505和可旁通寄存器506，而第四级流水线包含组合逻辑单元D 507和普通流水线寄存器508。对于第一级、第三级流水线，控制其D触发器的时钟信号Clock在与/旁通1的信号F通过与门509相“与”之后再分别与它们的D触发器相连。而对于第二级流水线，控制其D触发器的时钟信号Clock在与/旁通2的信号F通过与门510相“与”之后再与D触发器相连。通过引入多个旁通信号和与门，可以使得该四级流水线电路工作于3种不同的工作频率，其工作状态如下所述1)当旁通控制信号/旁通1＝/旁通2＝1时，时钟信号Clock经过与门509和510送给了所有的可旁通寄存器。可旁通寄存器502、504、506同一般的流水线寄存器一样工作，电路中所有的寄存器都处于工作状态，也就是在时钟的上升沿，输入D被直接送往输出Q，而在其他所有时间，输出Q保持不变。此时每级流水线的最大电路延迟(从一级工作寄存器到下一级工作寄存器的延迟)为T，该流水线电路为最大工作频率fmax＝1/T。在这种工作状态和频率下，所有的寄存器都消耗功率。
2)当旁通控制信号/旁通1＝0，/旁通2＝1时，经过与门509的时钟信号Clock被阻断，而经过与门510的时钟信号Clock被送给可旁通寄存器504的D触发器。因此，可旁通寄存器502和506处于不工作的旁通(未选通)状态，而可旁通寄存器504以及流水线寄存器508处于工作状态，此时每级流水线的最大电路延迟(从一级处于工作状态的寄存器到下一级处于工作状态的寄存器的延迟)为2T，电路的工作频率为f1＝1/(2T)＝(1/2)fmax。在这种工作状态和频率下，仅有一半的寄存器消耗功率，与工作在相同频率下的传统的多级流水线电路相比，可降低功耗最高达40％。
3)当旁通控制信号/旁通1＝/旁通2＝0时，经过与门509的时钟信号Clock和经过与门510的时钟信号Clock都被阻断，所有可旁通寄存器502、504和506都处于不工作的旁通(未选通)状态，整个电路中只有流水线寄存器508工作。因此，1/4的寄存器处于工作状态，而另外3/4则处于旁通(未选通)的不工作状态。此时每级流水线的最大电路延迟(从一级处于工作状态的寄存器到下一级处于工作状态的寄存器的延迟)为4T，电路的工作频率为f2＝1/(4T)＝(1/4)fmax。在这种工作状态和频率下，仅有1/4的寄存器消耗功率，与工作在相同频率下的传统的多级流水线电路相比，可降低功耗最高达60％。
至于当旁通控制信号/旁通1＝1；/旁通2＝0时，由于可旁通寄存器504未选通不工作，而可旁通寄存器502和506选通工作，因此，电路的最大电路延迟(从第一级处于工作状态的可旁通寄存器502到第三级处于工作状态的可旁通寄存器506的延迟)为2T，电路的工作频率为f1＝1/(2T)＝(1/2)fmax。在这种工作状态和频率下，与上述情况2旁通1＝0旁通2＝1时具有相同工作频率的状态相比，多出一个可旁通寄存器在工作，因此，其功耗减少不明显，一般不采用该工作状态。
综上所述，通过在流水线电路中引入可旁通寄存器来根据实际工作频率有选择地旁通(不选通)某些多余寄存器，就能够显著减少整个电路的功耗，这对于各种便携式装置延长其使用时间具有重要意义。至于旁通信号的数目，申请人需要指出，这可以根据实际工作中的流水线电路具有多少种工作频率来确定，并不局限于上述实施例。而图3-5中的与门元件，只是为了使得旁通控制信号和时钟信号之间存在对应关系，即时钟信号提供给寄存器时，旁通信号选择该寄存器，而寄存器没有时钟信号未选通时，旁通信号就使输入信号绕过该寄存器，只要能够使得旁通信号和时钟信号之间存在上述关系，使用其他具有上述功能的元件也是完全可以的，比如，可以用所谓的通路晶体管(Pass Transistor)来阻断或通过时钟信号。而所述可旁通寄存器的真值表定义也只是示意说明，而非局限于此，比如，表中的上升沿翻转也可以是下降沿翻转。
另外，本发明虽然仅描述了两级到四级流水线电路的实施例，但应该明白，本发明并不局限于此。通过上面的描述和举例，本领域技术人员完全有能力将本发明应用于更多级的流水线电路中去而不需要付出创造性劳动。这些改变都属于本发明所要保护的范围。
权利要求
1.一种可旁通寄存器(200)，包括寄存器(201)，所述寄存器(201)具有输入端(D)，输出端(Q1)以及时钟端(Clock)，其特征在于，所述可旁通寄存器(200)还包括选择器(202)，具有控制端(F)、输出端(Q2)以及分别与所述寄存器(201)的输入端(D)和输出端(Q1)相连的两个输入端(IN1、IN2)；其中，当所述选择器的控制端的控制信号F为第一电平，且所述寄存器(201)不工作时，所述选择器用于选择输入端(IN1)，接收来自所述寄存器(201)输入端(D)的信号作为其输出端(Q2)的输出信号；而当所述选择器的控制端的控制信号F为第二电平，且所述寄存器(201)工作时，所述选择器用于选择输入端(IN2)，接收来自所述寄存器(201)输出端(Q1)的信号作为其输出端(Q2)的输出信号。
2.如权利要求1所述的可旁通寄存器，其特征在于，所述寄存器(201)是D触发器、同步置位复位触发器、异步置位复位触发器、带检测输入的寄存器中的一种。
3.如权利要求1所述的可旁通寄存器，其特征在于，所述选择器是两路复用器或开关元件。
4.如权利要求1所述的可旁通寄存器，其特征在于，所述寄存器(201)的工作状态由时钟端Clock控制。
5.一种流水线电路，包括串联的多级流水线，其特征在于，所述多级流水线中的至少一级流水线包含一个组合逻辑单元和与其相连的可旁通寄存器(200)，所述可旁通寄存器(200)包括寄存器(201)，所述寄存器(201)具有输入端(D)，输出端(Q1)以及时钟端(Clock)；以及选择器(202)，具有控制端(F)、输出端(Q2)以及分别与所述寄存器(201)的输入端(D)和输出端(Q1)相连的两个输入端(IN1、IN2)；其中，当所述可旁通寄存器(200)控制端的旁通控制信号为第一电平，且所述可旁通寄存器(200)中的寄存器(201)不工作时，所述选择器用于选择输入端(IN1)，直接接收来自所述寄存器(201)输入端(D)的信号作为其输出端(Q2)的输出信号；当所述可旁通寄存器(200)控制端的旁通控制信号为第二电平，且所述可旁通寄存器(200)中的寄存器(201)正常工作时，所述选择器用于选择输入端(IN2)，接收来自所述寄存器(201)输出端(Q1)的信号作为其输出端(Q2)的输出信号。
6.如权利要求5所述的流水线电路，其特征在于，所述流水线电路还包含与门，对所述旁通控制信号(F)和时钟信号进行与操作，以阻断或通过时钟信号。
7.如权利要求5所述的流水线电路，其特征在于，所述流水线电路还包含通路晶体管，对所述旁通控制信号(F)和时钟信号进行操作，以阻断或通过时钟信号。
8.如权利要求5所述的流水线电路，其特征在于，当所述多级流水线电路为m级时，其中的m-1级流水线都可包含所述可旁通寄存器(200)，m为整数且大于等于2。
9.如权利要求6或7所述的流水线电路，其特征在于，所述旁通控制信号和与门或通路晶体管的数目可以根据所述多级流水线电路的多重工作频率的数目来进行调整。
全文摘要
本发明提供了一种可旁通寄存器，和使用该寄存器的流水线电路。这种电路使用“可旁通”的寄存器作为流水线寄存器，当工作在较低的工作频率的时候，电路中的有些流水线寄存器就被旁通(未选通)，也就是这些寄存器的时钟被阻断，寄存器的输入信号绕过该寄存器直接被送往下一级的组合逻辑单元。由于这些流水线寄存器不再处于工作状态，不消耗任何功率，从而大大降低了整个电路的功耗。而当需要流水线电路以最大工作频率工作时，又可以选通这些寄存器处于工作状态。因此，具有可旁通寄存器的所述流水线电路在多重工作频率下都能具有最低功耗。
文档编号G06F9/38GK1752925SQ20041006664
公开日2006年3月29日 申请日期2004年9月24日 优先权日2004年9月24日
发明者林涛, 林争辉 申请人:上海芯华微电子有限公司, 同济大学