专利名称：用于与存储器装置通信的系统和方法
技术领域：
本发明总体上涉及与存储器装置通信的系统和方法。
技术背景消费者对便携式装置，例如个人数字助理(PDA), MP3播放器，便携存 储器系统，高级蜂窝电话系统和照相机的需求日益增长。传统的非易失性存储 器存储系统，例如软盘，硬盘驱动器和光盘驱动器通常由于它们的机械缺陷、 重量大、体积大和能耗高等缺点而不适用于便携式體。因此，便携式装置的 制造商转向固态存储器系统，例如快闪存储器和电可擦除可编程只读存储器 腿PROM)。然而，这样的固态存储器系统在处理翻时具有长的等待时间。特别地， 可以以纳秒量级的速率将命令和地址传避睏态存储器系统，而固态存储器响 应命令和地址的 处理一般需要显著更长的时间，与微秒一样高。传统的存储器接口一次访问一个固态存储器系统，暂停以等待来自固态存 储器系统的就绪信号(ready signal)。甚至在访问多个固态存储器装置的存储器 接口中，通常是一次一个地执行对存储器装置的操作，并且在另一个操作开始 前接口暂停以等待^操作的完成。例如，传统的存储器接口可以对第一存储 器装置写一页，并且暂停，在向第二存储器装置写第二页之前等待该写操作完 成。在另一个例子中，传统的存储器接口在第二存储器装置的i央擦除命令开始 前，等待第一存储器装置的块擦除命令完成。在其它传统的系统中，在第二组 操作可以开始前必须完自所有装置上的f喿作。因而，在存储器接口和固态存储器體之间的 总线，以及在存储器接 口和直接存储器存取控制器之间的数据总线，可能在存储器装置数据处理期间 经受延长的无效周期，导致数据总线的有效^ffi降低。对于 密集的活动， 尤其是对于在例如MP3播放器和照相机的装置上的活动，通过数据总线的有 效数据传输速率的减小导致装置性能的斷氏。因此，需要一种改进的用于与存 储器装置进行数据传输的系统和方法。
ffil参照附图可以更好地理解本发明，以及它的诸多特征和优点对本领域 技术人员来说将变得明显。图1和图2包括 处理装置部件的示例性实施例的说明。 图3包括存储器装置存取的示例性时间线的说明。图4包括用于存取存储器装置的示例性方法的说明，其可以通il数据处理装置例如图1和2中所示的数据处理装置来执行。在不同的附图中使用同样的参考标记表示相似的或同样的项。
具体实施方式
在特定的实施例中，本公开涉及一种繊处理装置，该繊处理體包括 存储器接口。该存储器接口包括数据接口，该数据接口被配置为访问一个或多 个固态存储器體。此外，该存储器接口包括具有第一芯片选择接口和第一就绪/忙碌(ready/busy)接口的第一状态机。该存储器接口还包括具有第二芯片 选择接口和第二就绪/忙碌接口的第二状态机。在一个实施例中，第一芯片选择 接口和第一就绪/忙碌接口孝鹏到例如NAND快闪存储器装置的第一存储器装 置。可以将第二芯片选择接口和第二就绪/忙碌接口连接到例如第二 NAND快 闪存储器装置的第二存储器装置。第一和第二存储器装置可以是同样类型的， 例如是決闪存储器装置。另外，包括存储離口的类鄉处理體还可以包括连接到第一内部 总 线的处理器核。该第一内部数据总线可以连接到挢，该桥与第二内部数据总线 相连。第二内部数据总线可以连接到该存储器接口。在一个示例性实施例中， 该桥可以包括直接存储器存取(DMA)控制器。第一状态机可以通过第一通 道连接到DMA控制器并且第二状态机可以通过第Z^Iit连接到DMA控制器。 在另一个示例性实施例中，例如静态随机存取存储器(SRAM)的随机存取存 储器(RAM)，耦接到第一内部数据总线。在特定的实施例中，将处理器核、 桥和存储器接口布置在单个衬底上，从而形成芯片上系统，并且存储器装置是 与连接到该芯片上的存储器接口相连的接口管脚的外部存储器装置。在另一个示例性实施例中，本公开涉及一种访问存储器装置的方法。该方法包括当第二快闪存储器^a处于忙碌状态时发送第"^令至嗨一快闪存储器装置。第一快闪存储器装置和第二存储^gf鹏到外部数据接口。响应于该
命令及关联的地址和数据，第一快闪存储器，i4A忙碌状态。该方法还包括监视第二快闪存储器装置的就绪/忙碌信号，并且当第一快闪存储器，处于忙 碌状态且第二快闪存储器装置处于就绪状态时发送第二命令至U第二快闪存储器 装置。该方法还可以包括监视来自第一快闪存储^l装置的就绪/忙碌信号，并且基于该就敏忙離号通知DMA控制器。图1包括有iW性的装置100的示例性实施例的图示。该装置100包括处 理器104，该处理器104耦接到第一内部数据总线106。桥108耦接到第一内 部数据总线106和第二内部数据总线110。存储器接口 114耦接到第二内部数 据总线110。在一个特定的实施例中，第一内部数据总线106是先进的高性能 总线(AHB)，例如ARM AHB总线，并且第二内部 总线110是先进的 高速外围总线(APBH)，例如适用于访问外围设备的AHB。在一个示例性实施例中，桥108包括直接存储器存取(DMA)控制器112。 该DMA控制器112可以例如被设计为在没有处理器104干预盼瞎况下处理多 页操作。例如，该DMA控制器112可以使用具有分支能力的链接描述符功能 以自动处理敏写多页的操作。装置100包括访问数据接口 126和控制线124的存储器接口 114。控制线 124可以例如包括与命令锁存启动、地址锁存启动、读启动、写启动和写保护 功能相关联的线。数据接口126可以例如是8位数据接口、 16位 接口或32 位接口。在一个示例性实施例中，存储器接口 1U包括一组存储器接口状态机 116、 118、 120和122。針存储器接口状态机(116、 118、 120和122)包括 唯一的通道(144、 146、 148和150)以访问DMA控制器112。此外，#^存 储器接口状态机(116、 118、 120和122)包括賴虫的芯片选择接口和单独的 就绪/忙碌接口。例如，存储器接口状态机116可以包括芯片选择接口128和就 绪/忙碌接口 130。在另一个例子中，存储織口状态机118、 120和122包括 相应的芯片选择接口 132、136和140以及相应的就绪/忙碌接口 134、138和142。 各个状态机的相应的芯片选择和就绪/忙碌接口可以均附着到单独的外部存储器 装置，例如NAND或NOR快闪存储器體。針决闪存储器装置还可以孝鹏 至拱享的控制线124和共享的薩线126。在一个示例性实施例中，存储器接口 114包括寄存器，其被配置为存储与 附加的外围设备例如快闪存储器装置相关联的控制信息。这些寄存器可以例如
存储控制信息，例如数据保持时间，地址建立时间和数据建立时间。还可以提 供数据寄存器。这些时间可以用时钟周期的数目来指定。可替换地，这些寄存 器可以与DMA包括在一起。在操作中，处理器核104经由数据总线106将链接的描述符组提供给DMA 控制器112。基于这些链接描述符，DMA控律'J器112经由存储離口状态机 访问各个存储器装置。例如，为了访问第一快闪存储器装置，DMA控制器112 可以与存储器接口状态机116相互作用。存储器接口状态机116通过芯片启动 128启动第一快闪存储器装置。存储器接口 114可以经由控制线124和数据线 126将命令和地址传送到第一快闪存储器装置。通常，第一存储器装置响应于 命令、地址、和可选地数据而iSA忙碌状态。例如，命令可以是读命令，其后 是从其读取数据的地址。在另一个示例性实施例中，命令可以是写命令，其后 是将在其存储数据的地址和在该地址处存储的数据。可替换地，可以提供其它 命令给第一存储器装置，例如士央擦除命令。存储器接口状态机116经由就绪/忙 碌接口 130监视第一存储器装置的就绪/忙碌状态。另外，DMA控制器112可以访问连接到共享的控制线124和数据线126 的第二快闪存储器装置。在一个示例性实施例中，当第一存储器驢处于忙碌 状态时，DMA控制器112访问第二存储器體。通常，当与存储器装置内的 数据的内部处理相关联的忙碌状态持续为微秒量级时，命令、地址和数据传输 速率为纳秒量级。由此，命令、地址和数据可以在单个快闪存储器装置忙碌的 时间期间被发送至眵个决闪存储器體。在一个例子中，存储器接口状态机118 可以经由芯片启动接口 132启动第二存储器装置，并且存储器接口 114可以经 由控制线124和娄娥线126提供命令、地址和 。因此，第二快闪存储器装 置进入忙碌状态，并且存储器接口状态机118经由就绪/忙碌接口 134监视该第 二快闪存储器装置。类似地，DMA控制器112可以M31相应的存储離口状 态机120和122访问第三和第四存储器装置。当存储器装置中的一个SAI尤绪状态时，相关联的存储離口状态机可以 发送中断请求给DMA控制器112。例如，当第一决闪存储器装置结束处理数 据时，存储器接口状态机116可以发送中断青求到DMA控制器112。当其它 的快闪存储器錢忙碌时，DMA控制器112可以与第一决闪存储器装置通信。 由此，DMA控制器112可以通过3teite视^^存储器装置的状态和在单个
存储器装置的处理周期期间访问一个以上的存储器，来执行多页操作。在特定的实施例中，处理器104、桥108和存储離口 114布置在公共衬底102上。例如，处理器104、桥108和存储器接口 114可以形成"芯片上系 统"。多个存储器装置可以经由在芯片上提供的管脚连接到存储器接口 114。例 如，控制接口124可以包括控制管脚，例如命令锁存启动和地址锁存启动管脚。 数据接口 126可以例如包括多个翻管脚，并且芯片选择接口和就绪/忙碌接口 中的每一个可以包括相应的管脚。在特定的实例中， 一个NAND快闪存储器 装置可以i^接到存储器接口中的每个状态机的存储器接口 。在替换实施例中， 这些部件可以在分开的衬底上形成。图2包括另一个示例性装置200的图示。该装置200包括ARM⑧处理器 核202，该处理器核202孝鹏到扁翻总线206。此外，随机存取存储器204， 例如静态随机存取存储器(SRAM)可以耦接到该AHB数据总线206。可以 在AHB数据总线206和APBH数据总线212之间提供桥210。该桥210包括， 例如共享的l:接存储器存取(DMA)控制器214。此外，桥210包括耦接到该 共享的DMA控制器214的AHB ^$器216，以":包括APBH主控器220。AHB 主控器218可以耦接到该AHB数据总线206和该共享的DMA控制器214。APBH数据总线212耦接到通用的存储器接口 (GPMI) 222。在一个示例 性实施例中，该GPMI222包括iyg寄存器(未示出)，该寄存器可访问APBH 数据总线212。该数据寄存器还可以与状态机结合使用以将数据传输至'J存储器 装置并从存储器装置传输数据。在特定的实施例中，该数据寄存器包括一组位， 其全部或子集在特定的时间被用来传输数据。例如，数据寄存器可以包括32 位，并可以以32位模式、16位模式或8位模式进行操作。在一个示例性实施例中，GPMI 222提供接口给外部快闪存储器装置，例 如NAND快闪存储器装置。在特定的实施例中，GPMI 222可以对一组普通类 型的存储器装置提供访问，每一个可经由通用输A/输出(GPIO)管脚多路转 接器224访问。例如，该组存储器装置可以是一组快闪存储器装置，诸如NAND 快闪存储器装置。在特定实施例中，该GPMI 222包括一组GPMI状态机226， 228， 230和 232。旨GP腿状态机(226、 228、 230和232)包括芯片选择接口和就绪/忙 碌接口。此外，^hGPMI状态机(226、 228、 230和232)具有至共享的DMA 控制器214的独^lit。旨GPM状态机(226、 228、 230和232)的芯片 选择和就绪/忙碌接口经过GPM管脚仲裁单元234和GPMI管脚状态ITL 236 以与通用的输A/输出(GPIO)管脚多路转接器224对接。各个快闪存储器装 置可以与连接到GPIO管脚多路转接器224的管脚相i^接。此外，系统200可以包括系统时钟发生器208，该系统时钟发生器208产 生时钟(HCLK)信号和GPMI时钟(GPMICLK)信号。该GPMICLK信号 可以被用来作为闪存输A/输出的时序参考。由于商业上可用的快闪存储器装置 具有不同的时序要求，因此GPMCLK信号可以针对每种应用进行调整。实际 的读/写舰时序参数可以在寄存 述符中进衍周整。l顿不同的时钟信号， 状态机和闪存输A/输出可以在单独的时钟频率下操作。如所示的，GPMI 222支持多达4个芯片选择，*具有独立的就绪/忙碌 信号。快闪存储器装置，例如NAND或NOR快闪存储器装置，可以附着到共 享的数据线和控制线。由此，GPM 222可以在给定的时间与单个存储器装置 进行积极i舰信。然而，齡存储器装置會,同咖行内部读、写或擦除操作。在一1it定实施例中，DMA控制器214可以在没有ARM⑧核202的干预 的情况下执行正常的快闪访问功能。当典型的快闪存储器装置不支持多页激写 命令时，GPMI 222和DMA控制器214可以在无处理器干预的情况下处理多 页操作。在一个示例性实施例中，DMA控制器214使用具有分支能力的链接 描述符功能来自动处理多页读/写的操作。参考图3，时序图示出当第一快闪存储器装置忙碌时，命令和地址可以被 发送至l傑二快闪存储器錢。例如，第一芯片选择可以激舌第一快闪存储器装 置，并且第一组命令和地址可以被发送到第一快闪存储器驢，如在302所示 的。在写操作的情况下， 还可以被发送到第一快闪存储器装置，如在304 所示的。响应于该命令和地址，第一快闪存储器装置进入忙碌状态，如在306 所示的。通常，忙碌状态比发#令、地址和数据的时间(通常在纳秒量级) 长得多(微秒量级)。当快闪存储器装置在忙碌状态时，与第一快闪存储器装 置相关联的第一状态机将芯片选择保持在所选状态并且监视快闪存储器装置的 就绪/忙碌f言号。当第一快闪存储器體处于忙碌状态时，可以经由第二存储器接口状态机 选择第二快闪存储器装置。可以使用第二存储器接口状态机的芯片选择接口启
动该第二快闪存储器装置。命令、地址、以及可选地数据可以被发送至嗨二快 闪存储器装置，如在312和314所示的。由此，当第一芯片选择和第二芯片选 择激舌并且第一就绪/忙碌接口处于忙碌状态时，存储器接口可以经由共享的控 制和数据接口将命令、地址、以及可选地数据发送到第二快闪存储器装置。作为响应，第二快闪存储器體iSA忙碌状态，如在316所示的，其可以通过第 二存储器接口状态机被监视。接下来，如在310所示的，第一快闪存储器體可以itAE绪状态。作为 响应，第一存储器接口状态机可以通知DMA控制器第一快闪存储器體的状 态。例如，第一存储器接口状态机可以向DMA控制器发送中断请求。在读命 令的情况下，数据可以从第一快闪存储器装置中读出。由此，当先前访问的 NAND快闪存储器装置处于忙碌状态时，数据处理装置可以任选地向多个 NAND快闪存储器装置发送命令、地址和数据。图4包括访问外部存储器装置，例如NAND快闪存储器装置的示例性方 法的图示。如所示的，方法400包括发送^^令给第一存储器装置，如在402所 示的。该方法还可以包括发送地址给第一存储器装置，如在404所示的。根据 命令的性质，系统也可以与第一存储器装置传送翻，如在406所示的。例如， 当该命令是写命令时，娄娥可以转发至嗨一存储器體用于其中的存储。响应于该命令和地址，第一快闪存储器装置进入忙碌状态。可选地，DMA 控制器通过第二存储器接口状态机启动第二存储器體。例如，第二存储器接 口状态机可以监视第二存储器装置的就绪/忙碌信号以确定第二存储器装置是否 已经m或处于就绪状态，如在407所示的。当第二存储器装置处于就绪状态 时，第二存储器接口状态机可以激活连接至嗨二快闪存储器装置的第二芯片选 择，并由此启动第二存储tl装置。可以向第二存储器装置发送^"令，如在408 所示的，并可以向第二存储器装置发想也址和可选地M，如在410所示的。 因此，第二存储器装置可以SA忙碌状态。在处理数据，例如访问快闪存储^j立置以检索、存储或删除数据后，第一 存储器装置SA就绪状态。第一状态机可以监视第一存储器装置的就绪/忙碌信 号以确定第一存储器装置何时进入就绪状态，如在411所示的。在特定的实施 例中，当第一状态机确定第一存储器體己经进入就绪状态时第二存储器可以 处于忙碌状态。根据发送至'J第一存储器装置的第一命令的性质，可以与第一存
储器装置传送附加繊，如在412所示的。例如，当发送到第一存储器體的 命令和地址与读命令相关联时，数据可以从第一存储器装置中读出。在与第一 存储器装置通信期间第二存储器装置可以是忙碌的。监视第一和第二存储器装 置的就绪/忙碌信号可以与其它方法过程中的一个或多个同Bm行。响应于来自第一存储器装置的就绪信号，第一状态机可以向DMA控制器 发送信号，例如中断青求。此外，在第一存储器装置没有在指定时间内返回就绪信号(即在超时时)的情况下，第一状态机可以包括超时计数器并向DMA 控制器发送信号。在错误的情况下，DMA控制器可以分路(branch)至替换的描述符。由此，可以独立地确定耦接到同样的数据和控制接口的存储器装置的状 态。这些翻和控制接口可以被用来在存储器驢iSA就绪状态时与針存储 器装置通信，与其它耦接至跶些繊和控制接口的存储器驢的状态无关。上述存储器接口的特定的实施例可以以芯片上系统实现。芯片上系统可以 被包括在便携式装置，例如MP3播放器、PDA或高级蜂窝电话中。在特定的 实施例中，该芯片包括一个以上的存储器接口，其包括体现前面描述的存储器 接口的存储器接口中的至少一个。由此，多个决闪存储器装置可以连接到存储 器接口，该存储器接口包括多个状态机，而其它存储器装置可以连接到其它的 存储器接口。在特定的例子中，包括多个状态机的存储器接口可以适应于耦接 其它类型的存储器装置，例如高级技术附件(ATA)存储器^a。可以认为上面公开的主题是说明性的，且不是限制性的，并且所附的权利 要求旨在涵盖所有落入本发明的真实范围内的修改、增加和其它实施方式。因 此，在法律所允许的最大程度上，本发明的范围将由下列的权利要求及其等价 物的最宽泛的可允许的解释来确定，并且将不受限或局限于前面的详细描述。
权利要求
1.一种装置，包括存储器接口，其包括数据接口；第一状态机，该第一状态机包括第一芯片选择接口和第一就绪/忙碌接口，该第一状态机被配置用于在第一存储器装置耦接到数据接口时分别经由该第一芯片选择接口和该第一就绪/忙碌接口选择并监视该第一存储器装置；以及第二状态机，该第二状态机包括第二芯片选择接口和第二就绪/忙碌接口，该第二状态机被配置用于在第二存储器装置耦接到数据接口时分别经由该第二芯片选择接口和该第二就绪/忙碌接口选择并监视该第二存储器装置。
2. 如权利要求l所述的装置，还包括控制接口，该控制接口被配置用于 控制所述第一和第二存储器體。
3. 如权利要求1所述的體，还包括直接存储器存取(DMA)控制器， 所述第一状态机包括至该DMA控制器的第一通道，以及所述第二状态机包括 至该DMA控制器的第，道。
4. 如权利要求3所述的體，其中DMA控制器被配置用于fflil存储器 接口执行多页操作。
5. 如权利要求1所述的装置，其中该存储器接口是先进的高速外围总线 可访问的。
6. 如权利要求1所述的體，其中第一存储器體是耦接至U第一芯片选 择接口和第一就绪/忙碌接口的第一快闪存储器装置，以及其中第二存储器装置 是謝妾至U第二芯片选择接口和第二就绪/忙碌接口的第二快闪存储器體。
7. 如权利要求l所述的體，其中存储^l妾口还包括第三状态机，该第 三状态机包括第三芯片选择接口和第三就绪/忙碌接口。
8. 如权禾腰求1所述的體，还包括耦接至悌一和第二状态机的仲裁电路。
9. 如权利要求8所述的驢，还包括耦接到娜接口和仲裁电路的管脚状态机。
10. —种访问存储器的方法，该方纟跑括 当第二快闪存储器體处于忙碌状态时发送第^^令至IJ第一快闪存储器装 置，第一快闪存储器装置和第二快闪存储器装置耦接到数据接口，响应于第一 命令，第一快闪存储器装置iSA忙碌状态；监视第二快闪存储器體的就绪/忙碌信号；并且当第一快闪存储器装置处于忙碌状态并且第二快闪存储器^fi处于就绪状 态时，发送第二命令到第二快闪存储器装置。
11. 如权利要求10所述的方法，还包括监视第一快闪存储器装置的就绪/忙碌信号。
12. 如权利要求11所述的方法，还包括响应于就绪/忙碌信号从第一状态 机经由第一通道用信号通知直接存储器存取(DMA)控制器。
13. 如权利要求ll所述的方法，还包括响应于第二快闪存储器装置的就绪/忙碌信号经由第二通道用信号通知 DMA控制器。
14. 如权利要求10所述的方法，还包括当第一决闪存储器装置处于忙碌 状态时，经由数据接口相对于第二快闪存储器装置传送娜。
15. 如木又利要求10所述的方法，还包括当第一快闪存储器装置和第二快 闪存储器装置处于相应盼忙碌状态时，发送第三命令至'腐三快闪存储器装置， 该第三快闪存储器装置 鹏到数据接口 。
16. —种装置，包括 处理核；处理核可访问的第一 内部数据总线； 第二内部数据总线；第一数据总线和第二数据总线可访问的桥，该,括直接存储器存取(DMA) 控制器；以及第二类M总线可访问的存储器接口，该存储器接口包括翻接口；控制接口；第一状态机，该第一状态机包括第一芯片选择接口和第一就绪/忙碌接口， 该第一状态机被配置用于在第一存储器装置耦接到数据接口和控制接口时分别 经由该第一芯片选择接口和第一就绪/忙碌接口选择并监视第一存储器装置；以 及第二状态机，该第二状态机包括第二芯片选择接口和第二就绪/忙碌接口 ， 该第二状态机被配置用于在第二存储器装置耦接到数据接口和控制接口时分别 经由该第二芯片选择接口和第二就绪/忙碌接口选择并监视第二存储器装置。
17. 如权利要求16所述的装置，其中織一状态机包括至DMA控制器 的第一通道，以及第二状态机包括至DMA控帝螺的第二鹏。
18. 如权利要求16所述的装置，其中处理核、桥、和存储器接口设置在特定的衬底上。
19. 如权利要求16所述的装置，还包括耦接至嗨一内部娜总线的随机存取存储器。
20. 如权利要求16所述的装置，其中第一存储器装置是微妾到娜接口、 控制接口、第一芯片选择接口、和第一就绪/忙碌接口的第一快闪存储器，以及 其中第二存储器装置是耦接到数据接口、控制接口、第二芯片选择接口、和第 二就绪/忙碌接口的第二快闪存储器。
21. —种装置，包括 处理器核；处理器核可访问的内部 总线；内部娄鄉总线可访问的直接存储驗取控制器；禾口直接存储器存取控制器可访问的存储器接口，该存储^l妾口包括第一芯片选择管脚；第一就绪/忙碌管脚；第二芯片选择管脚；第二就绪/忙碌管脚；一组共享的控制管脚；和一组共享的 管脚；其中存储器接口被配置用于经由该组共享的控制管脚和该组共享的数据管 脚与第一快闪存储器装置通信，当第一快闪存储器^S耦接至U第一芯片选择管 脚、第一就绪/忙碌管脚、该组共享的控制管脚、和该组共享的 管脚时，当 第一和第二芯片选择管脚处于激刮犬态时，并且当第二就绪/忙碌管脚指示第二 快闪存储器装置处于忙碌状态时，第二芯片选择管脚、第二就绪/忙碌管脚、该 组共享的控帝IJ管脚、和该组共享的,管脚可率鹏到織二快闪存储^B。
22.如权利要求21所述的装置，其中该组共享的控制管脚包括地址锁存启动管脚和命令锁存启动管脚。
全文摘要
本发明涉及一种包括存储器接口的装置。该存储器接口包括数据接口，第一状态机和第二状态机。该第一状态机包括第一芯片选择接口和第一就绪/忙碌接口。该第一状态机被配置用于在第一存储器装置耦接到数据接口时分别通过该第一芯片选择接口和该第一就绪/忙碌接口选择并监视该第一存储器装置。该第二状态机包括第二芯片选择接口和第二就绪/忙碌接口。该第二状态机被配置用于在第二存储器装置耦接到数据接口时分别通过该第二芯片选择接口和该第二就绪/忙碌接口选择并监视该第二存储器装置。
文档编号G06F13/28GK101133404SQ200580017573
公开日2008年2月27日 申请日期2005年10月24日 优先权日2005年6月30日
发明者D·C·巴克, M·亨森 申请人:西格马特尔公司