专利名称：一种基于pci总线的高速数据缓存与采集系统的制作方法
技术领域：
本发明属于高速数据缓存技术领域，尤其涉及一种基于PCI总线的高速数据缓存与采集系统。
背景技术：
高速数据缓存与传输系统的设计是高速PCI (Peripheral ComponentInterconnect, 外设组件互连标准接口)数据采集卡数据传输时序逻辑系统的核心，其实现的功能包括基本的缓存功能和传输功能。高速数据缓存与传输系统所采用的缓存与传输架构设计的优劣不仅限定了高速 PCI采集卡的数据传输速率上限与产品功能配置的灵活性，同时也决定了它的开发难度和成本。现有技术中的高速数据采集系统，其每个数据通道都对应有一个独立的用于缓存通道数据的FIFO (First Input First Ouput，先入先出队列)，通过中断标志触发或指示系统去对应的FIFO做DMA取数操作。通过控制切换三态总线控制器的状态，数据复用本地数据总线，使其与PCI总线控制芯片的读数时序配合从而完成数据的传输。还有一些数据采集系统是在后级减少了总线三态复用，但在前级又增加了一级三态总线复用。上述现有技术具有如下缺点中断源过多，造成软件开发比较复杂；在完成传输过程中产生的中断次数多会成为严重制约系统整体数据传输的瓶颈；过多的总线复用，会造成数据传输的稳定性差，影响整体传输速率；该技术缓存不能复用，利用率低；如需提高速率，则需加大缓存的容量，开发成本高。同时，增加的三态总线复用造成控制时序复杂，而且对高速数据传输的稳定性造成不利影响。此外，前级电路结构设计使FIFO的复用率不高，当单通道工作时，仅其中的一个通道可以复用总缓存容量；当双通道工作时，只有其中特定的两个双通道可以复用总缓存容量，造成缓存利用率提高有限。总之，现有的基于PCI 总线的高速数据缓存与采集系统的架构在系统数据传输的灵活性、可靠性和速率传输上限瓶颈等方面都存在诸多不足。
发明内容
本发明实施例的目的在于提供一种基于PCI总线的高速数据缓存与采集系统，旨在改善现有技术中系统数据传输的灵活性和可靠性较差以及速率传输上限存在瓶颈的问题。本发明实施例是这样实现的，一种基于PCI总线的高速数据缓存与采集系统，包括可编程逻辑单元，其具有多个接收数据的数据通道，用于将接收到的一组或多组数据处理成与当前工作模式相匹配的数据格式；其中在每一种工作模式下有对应的一个或多个数据通道选通；FIFO单元，用于在与所述可编程逻辑单元处理得到的数据格式相对应的输入输出
4总线宽度模式下，通过完全利用缓存资源对所述可编程逻辑单元处理过的数据进行缓存；多路数据合并控制单元，用于通过向所述FIFO单元发出FIFO工作模式控制信号来控制所述FIFO单元的当前的输入输出总线宽度模式，并通过向所述可编程逻辑单元发出数据合并状态控制信号来控制所述可编程逻辑单元将接收到的数据处理成与当前工作模式相匹配的数据格式；以及PCI总线控制芯片，用于访问所述FIFO单元以读取所述FIFO单元中的缓存数据， 并向所述多路数据合并控制单元发出当前工作模式控制信号以触发所述多路数据合并控制单元对所述FIFO单元和所述可编程逻辑单元的控制。本发明实施例中，在不同工作模式下，由多路数据合并控制单元的控制，可编程逻辑单元将数据处理成与后级FIFO单元的当前工作模式下总线宽度相匹配的数据格式，然后将数据缓存到FIFO单元中，最终由PCI总线芯片通过PCI总线将数据传送到主机。本发明把系统的FIFO数量较少到最小，同时灵活的利用了 FIFO的输入输出总线宽度可配置的特性，实现在不同工作模式下都能完全利用FIFO的容量。本技术克服了现有技术存在的数据传输瓶颈，简化了整体设计，有效降低了系统架构对后级的电路和时序逻辑设计的要求。
图1是本发明实施例提供的基于PCI总线的高速数据缓存与采集系统的结构原理图；图2是图1所示系统的一种具体结构示意图；图3是图1所示系统的另一种具体结构示意图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例中，根据当前不同的通道输入工作模式，主机通过PCI总线控制芯片向本地的多路数据合并控制单元发出当前工作模式信号，由多路数据合并控制单元根据当前工作模式信号产生状态控制信号，将FIFO单元设置为不同的输入输出总线宽度模式， 同时控制可编程逻辑单元将前级电路，如多路数据采集卡的高速数模转换电路采集到的多路输入数据，处理成与工作模式所确定的缓存FIFO输入总线宽度相匹配的数据格式。最终由PCI总线芯片通过PCI总线以Demand DMA传输模式(所谓Demand DMA模式指DMA传输是由本地控制信号直接触发启动，而非由通过设置PCI总线控制芯片内部的DMA传输启动位)将数据传送到计算机，从而实现了一个完整的数据传输功能。图1示出了本发明实施例提供的基于PCI总线的高速数据缓存与采集系统的结构原理，为了便于描述，仅示出了与本实施例相关的部分。参照图1，可编程逻辑单元1采用了一片单独的可编程逻辑器件用于完成数据预处理，其具有多个接收数据的数据通道(图1以4个数据通道为例)，用于将接收到的一组或多组数据处理成与当前工作模式相匹配的数据格式。在每一种工作模式下可编程逻辑单元1通过调整内部数据通道的选通状态，以完成多通道数据的数据格式处理功能。例如对于一个具有4个通道的高速数据缓存与采集系统其实现的输入通道模式按类分为单通道模式、双通道模式或四通道模式等。在单通道工作模式下，选通数据通道1或2或3或4 将数据传输至FIFO单元2进行缓存，在双通道工作模式下选通数据通道1、3将数据传输至 FIFO单元2进行缓存，其它工作模式原理可依此类推。 相对于现有技术，采用专门的可编程处理器件对多通道数据进行预处理带来好处是可以支持多种的通道输入模式，对于一些特殊需求可以直接灵活的定制修改而不需要重新设计生产；另外，避免了多级总线复用，不但提高了数据传输的可靠性，而且降低了系统架构对后级的电路和时序逻辑设计的要求。 本发明实施例中，在任何一种工作模式下，FIFO单元2具有一与可编程逻辑单元1 处理得到的数据格式相对应的输入输出总线宽度模式，并且在任何一种输入输出总线宽度模式下FIFO单元2均可通过完全利用缓存资源对所述可编程逻辑单元处理过的数据进行缓存。FIFO单元2采用一片具有输入输出总线宽度可配置特性的器件。本发明可以实现 16位输入32位输出与32位输入32位输出的模式。在单通道工作模式时，FIFO单元2的工作模式设为16位输入32位输出。可编程逻辑单元1根据收到的由多路数据合并控制单元3发来的控制信号，只接收选定通道的数据并将其送到FIFO单元2处于工作态的16位总线上(FIFO本身是32位输入，在此模式下必然有一半16位总线是不能接收数据的)。在双通道、四通道工作模式时，FIFO单元2的工作模式设为32位输入32位输出，可编程逻辑单元1将前级电路送来的多路数据处理成32位并将其送到FIFO单元2的32位总线上。本技术方案在两种模式下，对于不同的输入通道模式，可以完全利用FIFO单元的内部缓存资源。而现有技术则不能做到这一点，例如在现有技术中，对于每个数据通道都有一片独立的 FIFO与之对应的方案，在硬件电路结构上限定了不管在哪种通道输入模式下每个数据通道的数据只能存在对应的FIFO当中去，因此在单通道和双通道输入模式工作时是无法完全利用全部的FIFO缓存资源的。图1中PCI总线控制芯片4向本地的多路数据合并控制单元3发出当前工作模式信号，然后多路数据合并控制单元3由控制当前工作模式下FIFO单元2的输入输出总线宽度模式，并控制可编程逻辑单元1将接收到的数据处理成与当前工作模式相匹配的数据格式。同时，PCI总线控制芯片4用于访问FIFO单元2读取缓存数据。上述实施例中，在当前工作模式下，可编程逻辑单元1将数据处理成与后级FIFO 单元2的输入输出总线宽度模式相对应的数据格式，有效降低了系统架构对后级设计的要求，提高了数据传输的灵活性和可靠性。图2是图1所示系统的一种具体结构实现。参照图2，FIF0单元2仅包括一个FIFO，其预设有多种输入输出总线宽度模式，如 32入32出(即32位总线输入32位总线输出)、16入32出(S卩16位总线输入32位总线输出)模式。而可编程逻辑单元1采用一片单独的可编程逻辑芯片(CPLD)实现，内部逻辑包括第一选择器，其两个输入端分别与两个数据通道(如通道1、；3) —一连接，其控制端与多路数据合并控制单元3连接，由多路数据合并控制单元3控制选通其中一个输入端的数据输入；第二选择器，其两个输入端分别与另外两个数据通道(如通道2、4) 一一连接， 其输出端与FIFO的高位输入端(高16位)连接，其控制端与多路数据合并控制单元3连接，由多路数据合并控制单元3控制选通其中一个输入端的数据输入；以及第三选择器，其两个输入端分别与第一选择器和第二选择器的输出端一一连接，其输出端与FIFO的低位输入端(低16位)连接，其控制端与多路数据合并控制单元3连接，由多路数据合并控制单元3控制选通其中一个输入端的数据输入。上述第一选择器、第二选择器、第三选择器均
为二选一逻辑。对于单通道方式，通过三个总线二选一的选择器将选定的一组数据输入到FIFO 输入端的低16位总线，此方式只使用FIFO输入端的低16位总线。例如单通道工作模式下只有通道1工作，则第一与第三选择器都选通图示上端的通道工作即可。对于双通道方式，同样通过三个总线二选一的选择器将选定的两组数据输入到FIFO的32位输入端，此方式FIFO输入端的低16位及高16位总线都使用。例如当前选择通道1、2工作，则第一、 第二与第三选择器均选通图示上端的通道工作即可。对于四通道方式，则是把每个时钟周期取得的四路数据转换成速率加倍的两组两路数据，在采样时钟的前半周期把两组数据以固定格式(例如把通道1的数据放在低16位输出，通道2的数据放在高16位输出)输入到FIFO的32位输入端；采样时钟的后半周期则输入另两组数据，以固定格式(例如把通道 3的数据放在低16位输出，通道4的数据放在高16位输出)输入到FIFO的32位输入端。 分成两次输入后实际总的数据速率不变。在这种模式时数据总线宽度减半后便于与32位总线的FIFO输入端口接口，简化了与PCI总线芯片的本地总线的时序设计。进一步地，图2所示结构中利用FIFO的半满标志位启动实现PCI总线控制芯片4 所支持的Demand DMA传输模式，即PCI总线控制芯片4在接收到FIFO的半满标志位信号后直接启动对FIFO单元2中缓存数据的DMA传输。这样做在于相对于现有技术在提高效率和方案简化上是有优势的。现有技术都是采取如下方式首先通过半满信号触发一个中断，在中断程序中读取FIFO的半满标志后，根据结果再去启动相应通道的DMA数据传输，然后退出中断，当DMA完成读取半FIFO容量的数据后产生一个DMA完成中断，在DMA中断处理程序中还要继续读取FIFO的半满标志位，对于半满标志位有效的通道继续启动相对应地址的DMA传输，如此反复直到所有通道的半满标志位无效为止。本发明方案则可省略这一过程，在实际过程中只有在需要采集数据的数量大于PCI总线芯片4限定的DMA传输上限时需要一个DMA中断，DMA中断中只需做PCI总线内部控制寄存器有关DMA传输的基本启动的设置即可。综上所述可知完成同样数据量的传输，本发明设计执行的中断操作次数要远少于对比技术。本发明实施例在DMA相应速度和效率上明显要高于现有技术。具体实施时，图2中的FIFO单元2可采用SN74V36XX系列实现，当输入通道配置为一路时，将FIFO设为18入36出的方式，输入通道配置为两路或四路时，FIFO则均工作在36入36出的方式。在本方案中尽管只用了一片FIFO，不但能支持单通道连续采集，并且实现了缓存(FIFO)总容量的完全利用。由于有专门的多通道数据整合逻辑处理芯片和数据整合处理机制，本发明实施例的端口可配置性比现有技术方案要灵活，端口配置形式更多。本技术方案在输入工作方式上有更多的形式，并且可以每个通道都独占FIFO工作。且这些组合形式的多样性并不会对系统数据传输速率的上限造成影响。此外，由于使用了 CPLD内部的逻辑替代了现有技术中采用的三态总线复用模式，相对于两个现有技术的方案，整个数据传输系统的稳定性也相对提高了。
从成本上来说由于实现上述组合时序逻辑对于CPLD的片内资源要求很低，只是对于CPLD的管脚数目有要求。由于现在普通的CPLD价钱很低，其相对于方案二用多片三态锁存门电路成本比较而言增加很少。针对数据传输功能部分，由于本方案只用了一片FIFO，将中断源的数目已降至最少，避免了传输过程中三态总线复用，从而简化了整个系统的设计思路，克服了现有技术存在的高速数据传输瓶颈，并且有效降低了系统架构对后级设计的要求，提高了数据传输的灵活性和可靠性。此外，相对于现有技术能支持更多的输入通道模式。同时，本设计保证缓存架构的输出总线宽度与PCI总线控制芯片的本地总线宽度一致，即在任何工作模式下 FIFO单元2输出总线宽度均保持一致，使FIFO单元2与PCI总线控制芯片4之间处于最佳接口状态。这样的设计可带来总线复用减少、时序逻辑相对简单、开发更风险更低的优点， 从而实现最大限度地利用了 PCI总线控制器的性能，此外后级数据传输的可靠性也会有所提尚。图3是图1所示系统的另一种具体结构实现。参照图3，FIFO单元2包括两个FIFO，即图3中的FIF01和FIF02，FIF01与FIF02 不同于图1中的32位输入32位输出的FIFO，是两片相同的16位输入16位输出的FIFO。 与PCI总线芯片的32本地总线相对应，FIF01用于缓存低16位总线数据，FIF02用于缓存高 16位总线数据。而可编程逻辑单元1则包括第四选择器，其两个输入端分别与两个数据通道一一连接(如通道1、；3)，其控制端与多路数据合并控制单元3连接，由多路数据合并控制单元3控制选通其中一个输入端的数据；第五选择器，其两个输入端分别与另外两个数据通道一一连接(如通道2、4)，其控制端与多路数据合并控制单元3连接，由多路数据合并控制单元3控制选通其中一个输入端的数据；第六选择器，其两个输入端分别与第四选择器的输出端和第五选择器的输出端一一连接，其输出端与FIFO单元2中的一个FIFO (FIF01) 的输入端连接，将输入数据的低16位输入至FIF01 ；以及第七选择器，其两个输入端分别与第四选择器的输出端和第五选择器的输出端一一连接，其输出端与FIFO单元中的另一个 FIF0(FIF02)的输入端连接，将输入数据的高16位输入至FIF02。对于单通道方式，例如通道1，首先启动传输的第一个时钟周期，使第四选择器与第六选择器都设为通道1输出，同时将FIF01写使能，数据被缓存到FIF01，而FIF02则写使能关闭。第二个周期，则使第四选择器与第七选择器都设为通道1输出，同时将FIF01的写使能关闭，不接收数据，将FIF02的写使能打开。第三个周期重复第一个周期的操作，第四个周期重复第二个周期的操作。如此循环反复从而实现了单通道方式下，单个通道的数据被交替存到两个FIFO当中去，从而实现了单通道方式下FIFO资源的完全利用，依次类推可实现任意单通道的数据传输。对于双通道方式，例如通道1与通道2同时工作，则使第四选择器、第五选择器、第六选择器、第七选择器都设为通道1输出，同时将FIF01、FIF02均写使能即可实现FIFO资源的完全利用。依次类推可实现通道1与通道2、4，通道3与通道2、4 的任意组合。如果将第四选择器、第五选择器在逻辑中设计为四选一选择器则可实现任意双通道组合的数据传输。对于四通道方式，其FIFO使能设置方式与双通道方式相同，均为两片FIFO始终被使能。不同之处在于此方式下FIFO的写时钟为前级数据速率的一倍，例如在数据的前半周期把第四选择器、第五选择器、第六选择器、第七选择器都设为通道1输出，此时将通道1与通道2的数据打入FIFO中，在数据的后半周期将把第四选择器、第五选择器、第六选择器、第七选择器都设为通道2输出，此时将通道3与通道4的数据打入FIFO 中。通过这种方式确保了所有通道的数据都被有效的缓存，从而有效完成四通道的数据缓存功能。多路数据合并控制单元3产生数据合并状态控制信号来控制第四选择器、第五选择器、第六选择器、第七选择器的工作状态。FIFO单元2将两路FIFO的半满标志信号HF1、 HF2送到多路数据合并控制单元3 (FPGA)中，由多路数据合并控制单元3对这两个半满标志信号处理后产生Demand DMA的启动控制信号，PCI总线控制芯片4在接收到DMA传输请求信号后启动对FIFO单元2中缓存数据的DMA传输。采用图3所示方案对CPLD的资源要求要高，组合时序逻辑设计要复杂一些，会增加一些成本，但同时会带来一个好处，就是可以突破SN74V36XX系列FIFO对于缓存容量的上限。同图2所示结构，图3所示结构中同样可以将FIFO单元2输出总线宽度设计为在任何工作模式下均保持一致，使FIFO单元2与PCI总线控制芯片4之间处于最佳接口状态。实现最大限度地利用了 PCI总线控制器的性能，此外后级数据传输的可靠性也会有所提尚。本发明实施例中，在当前工作模式下，可编程逻辑单元将数据处理成与后级FIFO 单元的输入输出总线宽度模式相对应的数据格式，有效降低了系统架构对后级设计的要求，提高了数据传输的灵活性和可靠性。FIFO的数量最少可以只需要一个，从而有效控制了同类功能的技术方案的数据传输瓶颈，在不同端口配置方案中都能最大化得利用缓存的容量，提高了系统的稳定性，整个架构很容易就能接近PCI控制芯片的传输上限。并且始终保持缓存FIFO的输出总线宽度一致，把数据处理功能放到前级，保证缓存与PCI总线的控制芯片的接口状态最佳，从而能最大程度的发挥PCI总线控制芯片的性能。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种基于PCI总线的高速数据缓存与采集系统，其特征在于，包括可编程逻辑单元，其具有多个接收数据的数据通道，用于将接收到的一组或多组数据处理成与当前工作模式相匹配的数据格式；其中在每一种工作模式下有对应的一个或多个数据通道选通；FIFO单元，用于在与所述可编程逻辑单元处理得到的数据格式相对应的输入输出总线宽度模式下，通过完全利用缓存资源对所述可编程逻辑单元处理过的数据进行缓存；多路数据合并控制单元，用于通过向所述FIFO单元发出FIFO工作模式控制信号来控制所述FIFO单元的当前的输入输出总线宽度模式，并通过向所述可编程逻辑单元发出数据合并状态控制信号来控制所述可编程逻辑单元将接收到的数据处理成与当前工作模式相匹配的数据格式；以及PCI总线控制芯片，用于访问所述FIFO单元以读取所述FIFO单元中的缓存数据，并向所述多路数据合并控制单元发出当前工作模式控制信号以触发所述多路数据合并控制单元对所述FIFO单元和所述可编程逻辑单元的控制。
2.如权利要求1所述的基于PCI总线的高速数据缓存与采集系统，其特征在于，所述 FIFO单元仅包括一个FIFO，所述FIFO预设有多种输入输出总线宽度模式；所述可编程逻辑单元包括第一选择器，其两个输入端分别与两个数据通道一一连接，其控制端与所述多路数据合并控制单元连接，由所述多路数据合并控制单元控制选通其中一个输入端的数据通道；第二选择器，其两个输入端分别与另外两个数据通道一一连接，其输出端与所述FIFO 的高位输入端连接，其控制端与所述多路数据合并控制单元连接，由所述多路数据合并控制单元控制选通其中一个输入端的数据通道；第三选择器，其两个输入端分别与所述第一选择器和所述第二选择器的输出端一一连接，其输出端与所述FIFO的低位输入端连接，其控制端与所述多路数据合并控制单元连接，由所述多路数据合并控制单元控制选通其中一个输入端的数据。
3.如权利要求2所述的基于PCI总线的高速数据缓存与采集系统，其特征在于，所述 PCI总线控制芯片还用于在接收到所述FIFO的半满标志位信号后直接启动对所述FIFO单元中缓存数据的DMA传输。
4.如权利要求2所述的基于PCI总线的高速数据缓存与采集系统，其特征在于若当前工作模式为单通道方式，仅有所述第三选择器向所述FIFO单元的低位输入端输入数据；若当前工作模式为双通道方式，所述第三选择器向所述FIFO单元的低位输入端输入数据，所述第二选择器向所述FIFO单元的高位输入端输入数据；若当前工作模式为四通道方式，则所述第三选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的低位输入端输入数据，所述第二选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的高位输入端输入数据。
5.如权利要求1所述的基于PCI总线的高速数据缓存与采集系统，其特征在于，所述 FIFO单元包括两个FIFO ；所述可编程逻辑单元包括第四选择器，其两个输入端分别与两个数据通道一一连接，其控制端与所述多路数据合并控制单元连接，由所述多路数据合并控制单元控制选通其中一个输入端的数据；第五选择器，其两个输入端分别与另外两个数据通道一一连接，其控制端与所述多路数据合并控制单元连接，由所述多路数据合并控制单元控制选通其中一个输入端的数据；第六选择器，其两个输入端分别与所述第四选择器的输出端和所述第五选择器的输出端一一连接，其输出端与所述FIFO单元中的一个FIFO的输入端连接；以及第七选择器，其两个输入端分别与所述第四选择器的输出端和所述第五选择器的输出端一一连接，其输出端与所述FIFO单元中的另一个FIFO的输入端连接。
6.如权利要求5所述的基于PCI总线的高速数据缓存与采集系统，其特征在于，所述 FIFO单元将两路FIFO的半满标志信号输出至所述多路数据合并控制单元中，由所述多路数据合并控制单元产生一 DMA传输请求信号；所述PCI总线控制芯片还用于在接收到所述 DMA传输请求信号后启动对所述FIFO单元中缓存数据的DMA传输。
7.如权利要求5所述的基于PCI总线的高速数据缓存与采集系统，其特征在于若当前工作模式为单通道方式，所述第六选择器和所述第七选择器交替向所述FIFO 单元的两个FIFO输入数据；若当前工作模式为双通道方式，所述第六选择器向所述FIFO单元的一个FIFO输入数据，同时所述第七选择器向所述FIFO单元的另一个FIFO输入数据；若当前工作模式为四通道方式，所述第六选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的一个FIFO输入数据，同时所述第七选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的另一个FIFO输入数据。
8.如权利要求1至7任一项所述的基于PCI总线的高速数据缓存与采集系统，其特征在于，在所述FIFO单元的输出总线宽度在任何工作模式下均保持一致。
全文摘要
本发明适用于高速数据缓存技术领域，提供了一种基于PCI总线的高速数据缓存与采集系统，包括将接收到的一组或多组数据处理成具有与当前工作模式相匹配的数据格式的可编程逻辑单元；在相应的输入输出总线宽度模式下，通过完全利用缓存资源对可编程逻辑单元处理过的数据进行缓存的FIFO单元；控制当前工作模式下FIFO单元的输入输出总线宽度模式、并控制可编程逻辑单元的处理数据格式的多路数据合并控制单元，用于读取FIFO单元中的缓存数据PCI总线控制芯片。本发明在当前工作模式下，将数据处理成与后级FIFO单元的输入输出总线宽度模式相对应的数据格式，有效降低了系统架构对后级设计的要求，提高了数据传输的灵活性和可靠性。
文档编号G06F13/38GK102221986SQ20101015172
公开日2011年10月19日 申请日期2010年4月15日 优先权日2010年4月15日
发明者冯辉, 陈志列 申请人:研祥智能科技股份有限公司