用于多位修正的电路和方法
【专利摘要】本发明涉及用于多位修正的电路和方法。提供了一种电路，包括包含多个存储单元的存储器，其中，所述存储器的所述多个存储单元中的至少一个被配置成采取至少三个不同状态中的一个。该电路还包括被配置成基于二进制值序列来生成多个三进制输出值的第一子电路BT、被配置成基于所述一个或多个状态值将一个或多个三进制状态值变换成二进制辅助读取值的第二子电路LH以及被配置成生成一个或多个二进制校验位的编码器，其中，所述编码器被配置成将所生成的一个或多个校验位中的每一个存储在不同的存储单元中。
【专利说明】用于多位修正的电路和方法
【技术领域】
[0001]本发明涉及纠错和检错，并且特别地涉及用于带有具有超过两个状态的存储单元的存储器的错误修正的设备和方法。
【背景技术】
[0002]纠错和检错技术起重要作用。不仅在通过有线和无线网络的计算机网络和数据传输领域中，而且在存储器内容保护领域中，纠错和检错技术被广泛地采用。
[0003]虽然常规存储器包括二进制存储单元，但近年来，能够采用三个不同值的三进制存储单元已变得日益重要。
[0004]如果将提供用于带有具有超过两个状态的存储单元的存储器中的错误修正的改进概念，将是非常有益的。
【发明内容】
[0005]根据实施例，提供了一种电路。该电路包括包含多个存储单元的存储器，其中，存储器的所述多个存储单元中的一个或多个均适合于采取至少三个不同状态中的一个。该电路还包括被配置成基于二进制值序列来生成多个输出值的第一子电路BT，其中，所述多个输出值的非空子集具有输出值的非空子集的至少三个不同值中的一个，并且其中，第一子电路BT被配置成将每个输出值作为状态值存储在均适合于采取至少三个不同状态中的一个的一个或多个存储单元中的不同的一个中。该电路还包括第二子电路LH，其被配置成从适合于采取所述至少三个不同状态中的一个的存储单元中的至少一个读取状态值中的一个或多个，其中，所述一个或多个状态值中的每一个具有所述至少三个不同基本值中的一个，并且其中，第二子电路LH此外被配置成基于所述一个或多个状态值来确定二进制辅助读取值。最后，该电路包括编码器，其被`配置成基于二进制值序列的至少一些值来生成一个或多个二进制校验位，其中，纠错码包括多个代码字，并且其中，编码器被配置成生成所述
一个或多个二进制校验位，使得当二进制辅助读取值4……//丨..和所述一个或多个二进制
校验位C1, ---,C1无错误时,二进制辅助读取值和所述一个或多个二进制校验位一起形成纠错码的代码字中的一个。编码器被配置成将生成的一个或多个校验位中的每一个存储在存储器的存储单元中的一个或多个中，使得所述一个或多个校验位中的每一个被存储在存储器的存储单元中的不同的一个中，其中，其中存储了校验位的每个存储单元适合于采取至少两个不同状态中的一个。
[0006]此外，提供了根据另一实施例的电路。该电路包括包含多个存储单元的存储器，其中，存储器的所述多个存储单元中的一个或多个是均适合于采取三个不同状态中的一个的三进制存储单元。该电路还包括第一子电路BT，其被配置成基于二进制值序列来生成多个输出值，其中，所述多个输出值的非空子集具有三个不同基本值中的一个，其中，第一子电路被配置成将输出值的非空子集的每个输出值作为状态值存储在均适合于采取三个不同状态中的一个的一个或多个三进制存储单元中的不同的一个中，并将其余输出值存储在被配置成存储至少两个不同值的存储单元中。该电路还包括第二子电路LH，其被配置成从存储单元读取状态值中的一个或多个，其中，第二子电路LH此外被配置成基于所述一个或多个状态值来确定二进制辅助读取值。该电路还包括编码器，其被配置成基于二进制值序列的至少一些值来生成一个或多个二进制校验位，其中，纠错码包括多个代码字，并且其中，编码器被配置成生成所述一个或多个二进制校验位，使得当二进制辅助读取值〃 ? - 和所述一个或多个二进制校验位C1,…C1无错误时，二进制辅助读取值和所述一个或多个二进制校验位一起形成纠错码的代码字中的一个。编码器被配置成将生成的一个或多个校验位中的每一个存储在存储器的存储单元中的一个或多个中，使得所述一个或多个校验位中的每一个被存储在存储器的存储单元中的不同的一个中，其中，其中存储了校验位的每个存储单元适合于采取至少两个不同状态中的一个。电路还包括修正器Cor、组合电路Vkn以及第三子电路BB，其中，第二子电路LH被配置成向修正器Cor中和组合电路Vkn中馈送二进制辅助读取值。该修正器Cor被配置成从存储器的存储单元中的一个或多个读取一个或多个校验位，其中，修正器Cor被配置成基于二进制辅助读取值和所述一个或多个校验位来生成纠错位，并且其中，修正器Cor被配置成向组合电路Vkn中馈送纠错位。组合电路Vkn被配置成基于纠错位对二进制辅助读取值执行纠错以获得二进制辅助无错误、例如已修正的读取值，并且第三子电路BB被配置成将二进制辅助无错误读取值变换成二进制已修正数据位。
[0007]此外，提供了根据另一实施例的电路。该电路被配置成将二进制值序列X1,…\存储在包括存储单元的存储器Sp中，其中，n>3，其中，存储器的每个存储单元适合于采取三个状态值中的一个或采取两个状态值中的一个，并且其中，存储器的存储单元中的至少一个适合于采取三个状态值中的一个。该电路包括具有n个二进制输入端和M个输出端的第一子电路BT，其中，第一子电路BT适合于将n个二进制输入值X1,…Xn变换成M个输出值Z1,…，Zm, zm+1,…，Zm = BT (X1,…，Xn),其中，2 < m < M,其中,M < n,并且其中，n ≥ 4,其中，输出值Z1,中的每一个根据二进制输入值而具有三个不同值中的一个。输出值zm+1,…zM中的每一个根据二进制输入值而具有至多两个不同值中的一个，其中，第一子电路BT具有与存储器Sp的M个数据输入端相连的M个输出端，其中，当向存储器Sp中写入时，第一子电路BT的输出值Z1,…Zm被存储到存储器的存储单元中，其适合于采取三个状态中的一个，并且其中，输出值zm+1，…zM被存储在适合于采取至少两个状态值中的一个的存储单元
中o该电路还包括用于确定二进制辅助读取值處=LH、
的第二子电路LH，其中，第二子电路LH具有M个输入端和k个输出端，其中，当从存储器读取时，第二子电路LH的输入端中的前m个输入端被连接到存储器Sp的存储单元的数据输出端，当写入时，三进制值Z1,…Zm被写入其中，并且当读取时,从其读出可能错误的三进制值<，...，<。进一步地，第二子电路LH的M-m个输入端被连接到存储单元的数据输出端，
当写入时，值Zm，…zM被写入其中，并且当读取时，从其读出可能的错误值+i并且
其中，第二子电路LH在其k个输出端处输出k个可能错误的二进制辅助读取值，其中k > m+M。该电路还包括编码器Cod，该编码器Cod具有n个二进制输入端和用于从n个二进制输入值X1,…Xn中确定I个二进制校验位C1,…C1的I个二进制输出端，其中C1, C1 = CocKx1,…，xn),其中,在编码器Cod的n个二进制输入端处,施加二进制输入值X1,…Xn,并且在编码器的I个二进制输出端处,输出由二进制输入值X1,…乂11确定的二进制校验位C1,…，C1O编码器被配置成使得其根据二进制输入值来X1, 来确定校验位(^,…，C1,使得位Y1,…，yk，c1;…C1形成具有k个数据位和I个校验位的长度k+1的纠错码C的代码字，其中，Y1,…，yk是k个二进制无错误辅助读取值。
[0008]根据另一实施例，提供了一种方法。该方法包括基于二进制值序列来生成多个输出值，其中，所述多个输出值中的每一个具有至少三个不同基本值中的一个。该方法还包括将每个输出值作为状态值存储在存储器的多个存储单元中的一个或多个存储单元中的不同的一个中，其中，输出值被存储在其中的一个或多个存储单元均适合于采取至少三个不同状态中的一个。该方法还包括从适合于采取所述至少三个不同状态中的一个的存储单元中的至少一个读取状态值中的一个或多个，其中，所述一个或多个状态值中的每一个具有所述至少三个不同基本值中的一个，其中，二进制辅助读取值是基于所述一个或多个状态值而确定的。该方法通过下述来继续:生成一个或多个二进制校验位，使得当二进制辅助读取值…‘和所述一个或多个二进制校验位C1,…C1无错误时，二进制辅助读取值和所述一个或多个二进制校验位一起形成纠错码的代码字中的一个，并且将生成的一个或多个校验位中的每一个存储在存储器的存储单元中的一个或多个中，使得所述一个或多个校验位中的每一个被存储在存储器的存储单元中的不同的一个中，其中，校验位被存储在其中的存储单元中的每一个适合于采取至少两个不同状态中的一个。 [0009]在使用附图来详细地描述本发明的实施例之前，应指出的是在图中对相同或功能相等的元件给定相同的参考数字，并且省略了用于被提供了相同参考数字的元件的重复描述。因此，为具有相同参考数字的元件提供的描述是相互可互换的。
【专利附图】
【附图说明】
[0010]图1a图示出根据实施例的用于纠错的电路。
[0011]图1b图示出根据另一实施例的用于纠错的电路。
[0012]图1c图示出根据另一实施例的用于纠错的电路。
[0013]图1d图示出根据另一实施例的用于纠错的电路。
[0014]图1e图示出根据实施例的用于纠错，此外提供附加纠错的电路。
[0015]图1f描绘了根据实施例的具有二进制部分存储器的电路。
[0016]图1g图示出根据实施例的用于地址错误的附加检错的实施方式。
[0017]图1h图示出根据实施例的电路，其中，数据位被存储在三进制存储器电路的存储单元中。
[0018]图1i图示出根据实施例的三进制存储器电路。
[0019]图1j图示出根据另一实施例的三进制存储器电路。
[0020]图1k图示出根据另一实施例的三进制存储器电路。
[0021]图2图示出根据实施例的编码器的实施方式。
[0022]图3a_3c描绘了根据实施例的用于二进制输入值到三进制状态值的变换的子电路的实施方式。
[0023]图4描绘了根据实施例的用于三进制状态值到二进制辅助读取值的变换的子电路的实施方式。[0024]图5a图示出根据实施例的编码器的实施方式。
[0025]图5b描绘了根据实施例的用于线性纠错码的编码器的实施方式。
[0026]图5c图示出根据实施例的使用地址位的编码器的实施方式。
[0027]图5d描绘了根据实施例的用于使用地址位的奇偶校验的线性纠错码的编码器的实施方式。
[0028]图5e示出了根据实施例的用于使用所有地址位的线性纠错码的编码器的实施方式。
[0029]图6a图示出根据实施例的修正器的实施方式。
[0030]图6b示出了根据实施例的使用地址位的修正器的实施方式。
[0031]图7a描绘了根据实施例的二进制辅助读取值到二进制输出值的变化的实施方式。
[0032]图7b示出了根据实施例的二进制辅助读取值到二进制输出值的变换的另一实施方式。
[0033]图7c是根据实施例的二进制辅助读取值到二进制输出值的变换的另一实施方式。
[0034]图8图示出用于解释根据实施例的子电路的功能方框图。
[0035]图9a是根据实施例的用于形成二进制辅助写入值和三进制状态值的子电路的实例。
[0036]图9b图示出根据实施例的用于二进制输入值到三进制状态值的变换的子电路的实施方式。
[0037]图10描绘了根据实施例的用于形成三进制状态值且用于使用辅助写入值来实现编码器的具有8个二进制数据位的本发明电路的实施方式。
[0038]图11是根据现有技术的线性码的解码器电路的实例。
[0039]图12是根据现有技术的检错电路的实例。
[0040]图13是根据现有技术的检错电路和修正器的常见实现的实例。
【具体实施方式】
[0041]图1a图示出根据实施例的电路。
[0042]该电路包括包含多个存储单元的存储器Sp 13，其中，存储器的所述多个存储单元中的一个或多个均适合于采取至少三个不同状态中的一个。
[0043]因此，存储器的存储单元中的至少一个适合于采取至少三个不同状态中的一个。例如，三进制存储单元适合于采取准确地三个不同状态中的一个。(例如，状态3以表示值0、1或2中的准确地一个)。代替三进制存储单元，该存储器可以包括至少一个多值存储单元，其中，此类多值存储单元可以适合于采取四个或更多不同状态中的一个(例如，该状态可以表示值0、1、2或3中的准确地一个)。存储器包括至少一个存储单元，其适合于采取至少三个不同状态中的一个(例如，能够采取超过三个不同状态中的一个的三进制存储单元或多值存储单元)。然而，存储器还可以包括适合于采取仅两个不同状态中的一个的存储单元，例如该存储器还可以包括一个或多个二进制存储单元。然而，存储器的存储单元中的至少一个适合于采取三个不同状态中的至少一个。然而，在一些实施例中，存储器的所有存储单元可以采取至少三个不同状态中的一个。
[0044]图1a的电路包括被配置成基于二进制值序列X1,…，Xn来生成多个输出值Z1,…，zM的第一子电路BT，其中，所述多个输出值Z1,…，zM中的每一个具有至少三个不同基本值中的一个(例如，基本值0、1、2中的一个值)，其中，第一子电路BT 11被配置成将输出值Z1,…，Zm中的每一个存储在均适合于采取所述至少三个不同状态中的一个的一个或多个存储单元中的不同的一个中。存储在存储器13中的每个输出值可以被视为相应存储单元的状态值。由此，存储在存储器中的所述多个输出值表示多个状态值。
[0045]此外，电路包括被配置成从存储单元中的至少一个读取状态值4.....:〗/中的一
个或多个的第二子电路LH 16，存储单元适合于采取至少三个不同状态中的一个，其中，所述一个或多个状态值片;…<1.1中的每一个具有至少三个不同基本值中的一个(例如，值
O、1、2中的一个)，其中，第二子电路LH 16此外被配置成基于一个或多个状态值4……Al
来确定二进制辅助读取值？/L < ? ? '4,
[0046]此外，电路包括编码器Cod 12，其被配置成基于二进制值序列的至少一些值来生成一个或多个二进制校验位C1,…，C1,其中，纠错码包括多个代码字，并且其中，编码器Cod
12被配置成生成一个或多个二进制校验位C1,…，C1，使得当二进制辅助读取值|/i”..K
和一个或多个二进制校验位C1,…，C1无错误时,二进制辅助读取值--..和一个或多个二进制校验位C1,一起形成纠错码的代码字中的一个。
[0047]编码器12被配置成将生成的一个或多个校验位中的每一个存储在存储器13的存储单元中的一个或多个中，使得所述一个或多个校验位中的每一个被存储在存储器的存储单元中的不同的一个中，其中，校验位被存储在其中的存储单元中的每一个适合于采取至少两个不同状态中的一个。
[0048]基本值可以例如是例如输出值或状态值能够采取的一组值中的所有值，例如所有数。例如，基本值可以是值、例如输出值、状态值或序列的值能够采取的所有数。
[0049]如果例如输出值是三进制值，则输出值能够采取三个值中的一个。例如，输出值能够采取值的集合{0，1，2}中的一个值。然后，三个不同的基本值是0、1和2。
[0050]如果，例如要确定二进制值序列的值，则例如该序列的值能够采取两个数的集合(例如集合{0，1})中的一个值。然后，该值能够采取两个不同基本值中的一个，并且两个不同基本值是0和1。
[0051]在实施例中，均适合于采取至少三个不同状态中的一个的存储器的所述多个存储单元中的一个或多个可以是三进制存储单元。在此类实施例中，第一子电路BT 11可以被配置成生成多个输出值，使得所述多个输出值中的每一个具有准确地三个不同基本值中的一个，其中，第一子电路被配置成将每个输出值存储在三进制存储单元中的不同的一个中。此外，第二子电路LH 16可以被配置成从三进制存储单元中的至少一个读取一个或多个状态值，其中，所述一个或多个状态值中的每一个具有准确地三个不同基本值中的一个，并且其中，第二子电路LH 16此外被配置成基于一个或多个状态值来确定二进制辅助读取值。 [0052]图1b图示出根据另一实施例的电路。与图1a的实施例相比，图1b的实施例的电路此外包括修正器Cor 17和组合电路Vkn 18。[0053]第二子电路LH 16被配置成向修正器Cor 17和组合电路Vkn 18中馈送二进制辅
助读取值漆*…/4。
[0054]修正器Cor 17被配置成从存储器的存储单元Spc1,…，Spc1中的一个或多个读
取一个或多个校验位^ = 4?…A，其中，修正器Cor 17被配置成基于二进制辅助读取
值和所述一个或多个校验值来生成纠错位ei，…，ek。修正器Cor 17被配置成向组合电路Vkn 18中馈送纠错位e1;…，ek。
[0055]组合电路Vkn 18被配置成基于纠错位ei，…，ek对二进制辅助读取值/ ”!/k执行纠错以获得二进制辅助无错误读取值f'
[0056]在实施例中，组合电路Vkn 18被配置成执行纠错，使得二进制辅助无错误读取值y-和一个或多个校验位Z =形成纠错码的代码字中的一个。
[0057]图1c图示出根据另一实施例的电路。与图1b的实施例相比，图1c的实施例的电路还包括第三子电路BB 19。第三子电路BB 19被配置成将二进制辅助无错误读取值yeOT变换成n个二进制纠错数据位X-。
[0058]图1d图示出根据另一实施例的电路Ciiv电路Cir1可以包括以下子电路:
[0059]1.可以存在用于n个二进制输入值或数据位序列X=X1,…，1?到11个输出值序列Z=Z1, zm+1,…，zM 的变换的子电路 BT 11,
[0060]Z1, —zm, zm+1 …zM = BTU1,…xn),
[0061]其中，适用2 < m < M且M < n, ≥3。在这里,输出值Z1,.",Zm中的每一个可以根据二进制值X1,…，Xn而采取三个不同值。根据二进制值X1,…，Xn,输出值zm+1,…，zM中的每一个可以采取至多两个不同值。子电路BT 11被实现成使得n个二进制输入值的不同序列被变换成M个二进制输出值的不同序列。
[0062]2.可以存在具有n个二进制输入端和I个二进制输出端以便确定I个二进制校验位C1,…，C1的编码器Cod 12，其中
[0063]C1, , C1=CocKx1,..., Xn),
[0064]其中,在n个二进制输入端处,施加二进制输入值X1, "^xn,并且在二进制输出端处，输出相应的校验位C1,
[0065]3.可以存在用于存储值Z1,…，zM，zm,+1,…，(^的存储器Sp 13,其中，用于存储值Z1,…，zM的每个存储单元可以采取三个不同的值作为状态，并且其中，用于存储值Zlrt, Zm^c1,…，C1的每个存储单元可以采取至少两个不同的值作为状态。用于存储校验位C1,…，C1的存储单元用Spc1,…，Spc1来指示。在图1d中，图示出存储单元Spc1,…，Spc1可以采取三个不同状态的情况。
[0066]对于j=l,…，I而言，当通过具有二进制输入端和三进制输出端以用于二进制值
Cj到三进制值S -岣(?)的变换的子电路btj 14j向存储单元Spcj的数据输入端写入时，
载送校验位Cj的编码器12的第j输出端被连接。在这里，子电路btj 14j可以将例如被表示为Obin的最小二进制值变换成表示为Ote的最小三进制值，并且可以将表示为Ibin的最大二进制值变换成表示为2tCT的最大三进制值。子电路14j可以例如还将表示为Obin的最小二进制值变换成表示为2tCT的最大三进制值并将表示为Ibin的最大二进制值变换成表示为otCT的最小三进制值。
[0067]根据实施例，校验位的二进制值Cj (j=l，…，I)均被作为已变换值,二 “W存
储在存储器Sp 13的单独存储单元Spcj中，而单独数据位X1,…，Xn —般3、攸存储在三进制存储器的单独存储单元中。
[0068]由此，n个数据位序列X1,…，Xn被子电路BT变换成M个值Z1, -, zm, zmj+1,…，zM，其中M<n，其中，Zl，…，zm是均被存储在三进制存储单元中的三进制值。在这里，例如，数据位的三个二进制值xn、xi2、Xi3被子电路BT 11变换成两个二进制值zn、zi2，使得然后可以将三个数据位的信息存储在两个三进制存储单元中，如稍后将更详细地描述的。
[0069]4.可以存在用于从存储器Sp 13读出的可能错误状态值到k个二进制辅助读取值的变换的子电路LH 16
[0070]? I Uk ~ LHI—.,:1 U)，
[0071]其中，子电路LH 16被配置成使得从存储器读出的M个状态值的不同序列被分配给k个二进制辅助读取值的不同序列，其中，至少两个二进制辅助读取值被分配给每个三
进制状态分量i;...a并且，至少一个二进制辅助读取值被分配给每个二进制状态分量‘j = m + I,....M.并且其中，适用k > M。
[0072]如已指示的，至少两个二进制辅助读取值被分配给一个三进制值4 !</'<讯。
[0073]如果例如一对辅助读 取值yn、yi2被分配给3值状态分量Zi,则这对二进制辅助读取值仅采取四个基本上可能二进制值中的三个。
[0074]编码器12被实现成使得其确定校验位C1,…，C1，使得当未发生错误时，
Cl,..., Cl …”4.是纠错码C的代码字。如所述，该对辅助读取值[/KnK],...,
每个仅采取四个基本上可能二进制值中的三个不同值，使得这些对中的每一个可以被分配给三进制存储单元的存储器状态。
[0075]与此相反，根据数据位的值，成对校验位，例如[C1, c2]、[c3，C4]、…、采取可能的四个不同值组合中的任何一个，如当考虑类似于线性码的具体代码时能够看到的，并且如稍后将针对实施例所解释的。校验位在这里被确定成使得其根据所使用的代码C而是辅助读取值的相应位的XOR组合。
[0076]根据实施例，如上文所指示的，由编码器生成的辅助读取值的校验位均被存储在单独存储单元中，而例如数据位的三元组可以被存储在两个三进制存储单元中，使得存储校验位的存储单元中的错误可以仅影响一个单独的校验位。由于校验位的数目与辅助读取值的数目或数据位相比常常是低的，所以用于将每个校验位存储在单独存储单元中的所需努力也是低的。
[0077]5.可以存在具有I个第一二进制输入端和k个第二二进制输入端和k个二进制输出端的修正器Cor 17，其被配置成使得根据在其第一输入端处施加的二进制、可能错误校
验位J = 4...且根据被施加于其k个二进制输入端的其二进制可能错误的辅助读取值.</ 二 V[‘ ?.‘.4，修正器Cor 17在其k个二进制输出端处输出k分量修正矢量e=ei，…，ek以便修正辅助读取值的位？..。然后，修正位e1;…，ek在这里被描述为修正错误
0_0工，? ? ?，?^o
[0078]对于j=l，…，I而言，当从存储器Sp 13读取时，存储单元Spcj的数据输出端被连接到子电路15j的输入端，其输出端被连接到修正器Cor 17的I个第一输入端的第
j输入端。子电路tbj 15j将由存储单元Spcj输出的三进制、可能错误值rf变换成二进制值-%(4)0
[0079]6.可以存在具有2 ? k个二进制输入端和k个二进制输出端的组合电路Vkn 18，当在其前k个输入端处输入.</丨?.…且在其第二 k个输入端处输入e1;…，ek时,其在其k位输出端输出已修正辅助读取值
[0080]
【权利要求】
1.一种电路,包括: 存储器，包括多个存储单元，其中，所述存储器的所述多个存储单元中的一个或多个均被配置成采取至少三个不同状态中的一个； 第一子电路BT，被配置成基于二进制值序列来生成多个输出值，其中，所述多个输出值中的每一个等于至少三个不同基本值中的一个，其中，第一子电路BT被配置成将每个输出值作为状态值存储在一个或多个存储单元中的不同的一个中，其均被配置成采取至少三个不同状态中的一个； 第二子电路LH，被配置成从被配置成采取至少三个不同状态中的一个的所述存储单元中的至少一个中的每一个读取状态值，其中，所述状态值是三个不同基本值中的一个，其中，第二子电路LH此外被配置成基于所述存储单元中的至少一个中的每一个的状态值来确定二进制辅助读取值，以及 编码器，被配置成基于所述二进制值序列的至少一部分来生成一个或多个二进制校验位，其中，纠错码包括多个代码字，并且其中，所述编码器被配置成生成所述一个或多个二进制校验位，使得当二进制辅助读取值和所述一个或多个二进制校验位无错误时，二进制辅助读取值和所述一个或多个二进制校验位一起形成纠错码的代码字中的一个， 其中，所述编码器被配置成将所生成的一个或多个校验位中的每一个存储在存储器的存储单元中的一个或多个中，使得所述一个或多个校验位中的每一个被存储在存储器的存储单元中的不同的一个中，其中，其中存储了校验位的每个存储单元被配置成采取至少两个不同状态中的一个。
2.根据权利要求1所述的电路， 其中，均被配置成采取 至少三个不同状态中的一个的存储器的所述多个存储单元中的一个或多个是三进制存储单元，其中，所述三进制存储单元被配置成采取准确地三个不同状态中的一个， 其中，所述第一子电路BT被配置成生成所述多个输出值，使得所述多个输出值中的每一个具有准确地三个不同基本值中的一个，其中，第一子电路BT被配置成将输出值中的每一个作为状态值存储在三进制存储单元中的不同的一个中，以及 其中，所述第二子电路LH被配置成从三进制存储单元中的至少一个读取一个或多个状态值，其中，所述一个或多个状态值中的每一个具有准确地三个不同基本值中的一个，并且其中，第二子电路LH此外被配置成基于一个或多个状态值来确定二进制辅助读取值。
3.根据权利要求1所述的电路， 其中，所述电路此外包括修正器Cor和组合电路Vkn， 其中，所述第二子电路LH被配置成向修正器Cor和组合电路Vkn中馈送二进制辅助读取值， 其中，所述修正器Cor被配置成从存储器的存储单元中的一个或多个读取一个或多个校验位，并基于二进制辅助读取值和所述一个或多个校验位生成纠错位，并且将纠错位馈送到组合电路Vkn中，以及 其中，组合电路Vkn被配置成基于纠错位对二进制辅助读取值执行纠错以获得二进制辅助无错误读取值，如果该错误可被纠错码修正的话。
4.根据权利要求3所述的电路，其中，所述组合电路Vkn被配置成执行纠错，使得二进制辅助无错误读取值和所述一个或多个校验位形成纠错码的代码字中的一个。
5.根据权利要求3所述的电路，其中，所述电路还包括被配置成将二进制辅助无错误读取值变换成n个二进制纠错数据位的第三子电路BB，其中，n是整数。
6.根据权利要求2所述的电路， 其中，所述二进制值序列包括n位，其中，n是整数，并且n≥3， 其中，所述编码器包括被配置成接收二进制数据的至少n个编码器输入端口， 其中，所述编码器包括一个或多个编码器输出端口， 其中，所述编码器被配置成在所述至少n个编码器输入端口处接收所述二进制值序列， 其中，所述编码器被配置成在所述一个或多个编码器输出端口处输出所述一个或多个二进制校验位， 其中，被配置成分别载送二进制校验位中的一个或多个的编码器输出端口中的一个或多个在向存储器中写入时分别地被连接到存储器的存储单元中的一个的输入端口， 其中，被连接到编码器的输出端口中的一个的每个存储单元的每个输入端口未被连接到所述编码器的任何其他输出端口，以及 其中，所述编码器被配置成使得在无错误情况下由编码器确定的所述一个或多个校验位和所述二进制辅助读取值形成纠错码的代码字中的一个。
7.根据权利要求1所述的电路，其中，所述编码器被配置成基于地址位a=ai，…，％而生成所述一个或多个二进制校验位。
8.根据权利要求7所述的电路，其中，所述编码器被配置成生成所述一个或多个二进制校验位，使得由编码器确定的二进制校验位、二进制值A1,…，Aq根据地址位a = &1，…，aQ和二进制辅助读取值在无错误情况下形成纠错码的代码字。
9.根据权利要求6所述的电路， 其中，编码器被实现成使得编码器此外包括用于输入二进制值A1,…，Aq的q个二进制输入端，其中，适用A1,…，Aq = Ffe1,…，aQ)，其中，&1，…，&(3是地址位，其中，F是Q位二进制值到q位二进制值的唯一映射，其中，Q是存储器的存储器地址的字宽，其中，适用l^q^Q,并且其中，编码器被配置成使得由编码器确定的二进制校验位、根据地址位确定的值A1,…，Aq和二进制辅助读取值在无错误情况下形成纠错码的代码字。
10.一种电路,包括: 存储器，包括多个存储单元，其中，所述存储器的所述多个存储单元中的一个或多个是均被配置成采取三个不同状态中的一个的三进制存储单元； 第一子电路BT，被配置成基于二进制值序列生成多个输出值，其中，所述多个输出值中的每一个具有三个不同基本值中的一个，其中，第一子电路被配置成将每个输出值作为状态值存储在均被配置成采取三个不同状态中的一个的一个或多个三进制存储单元中的不同的一个中； 第二子电路LH，被配置成从被配置成采取至少三个不同状态中的一个的所述三进制存储单元中的至少一个中的每一个读取状态值，其中，所述状态值是三个不同基本值中的一个，其中，第二子电路LH此外被配置成基于所述三进制存储单元中的至少一个中的每一个的状态值来确定二进制辅助读取值；编码器，被配置成基于二进制序列的至少一部分来生成一个或多个二进制校验位，其中，所述纠错码包括多个代码字，并且其中，所述编码器被配置成生成一个或多个二进制校验位，使得当所述二进制辅助读取值和所述一个或多个二进制校验位无错误时，二进制辅助读取值和所述一个或多个二进制校验位一起形成纠错码的代码字中的一个，其中，所述编码器被配置成将所生成的一个或多个校验位中的每一个存储在存储器的存储单元中的一个或多个中，使得所述一个或多个校验位中的每一个被存储在存储器的存储单元中的不同的一个中，其中，其中存储了校验位的存储单元中的每一个被配置成采取至少两个不同状态中的一个； 修正器Cor ； 组合电路Vkn;以及 第三子电路BB， 其中，所述第二子电路LH被配置成向修正器Cor和组合电路Vkn中馈送二进制辅助读取值， 其中，所述修正器Cor被配置成从存储器的所述存储单元中的一个或多个读取所述一个或多个校验位，其中，所述修正器Cor被配置成基于二进制辅助读取值和所述一个或多个校验位来生成纠错位，并且其中，所述修正器Cor被配置成将纠错位馈送到组合电路Vkn中， 其中，所述组合电路Vkn被配置成基于纠错位对二进制辅助读取值执行纠错以获得二进制辅助无错误读取值，以及 其中，所述第三子电路BB被配置成将二进制辅助无错误读取值变换成n个二进制纠错数据位。
11.一种电路，被配置成将二进制值序列X1,…，xn#储在包括存储单元的存储器Sp中，其中，n ^ 4，其中，所述存储器的存储单元中的每一个被配置成采取三个状态值中的一个或者采取两个状态值中的一个，其中，所述存储器的存储单元中的至少一个被配置成采取三个状态值中的一个，并且其中所述电路包括: 第一子电路BT,具有n个二进制输入端和M个输出端,其中,第一子电路BT被配置成将n个二进制输入值X1,…，Xn变换成M个输出值Z1,…，zm, zm+1,…，zM = BT(x1;…，xn),其中，2≤m≤M，其中，M < n，其中，输出值Z1,…，Zm中的每一个根据二进制输入值而具有三个不同值中的一个，并且其中，输出值zm+1，…，zM中的每一个根据二进制输入值而具有至多两个不同值中的一个，其中，第一子电路BT具有与存储器Sp的M个数据输入端相连的M个输出端，其中，当向存储器Sp中写入时，第一子电路BT的输出值Z1,…，Zm被存储到存储器的存储单元中，其被配置成采取三个状态中的一个，并且其中，输出值2111+1，…，zM被存储在被配置成采取至少两个值中的一个的存储单元中； 第二子电路LH，被配置成确定二进制辅助读取值 'MiJ --'?.%'!,: =: --<? -Af I 其中，所述第二子电路 LH 具有 M 个输入
5端和k个输出端,其中，当从存储器读取时第二子电路LH的输入端中的m个第一输入端被连接到存储器Sp的存储单元的数据输出端，当写入时向其中写入三进制值Zl，…，Zm，并且当读取时从其中读出可能错误的三进制值 <，...，<，并且第二子电路LH的另外M-m个输入端被连接到存储单元的数据输出端，当写入时向其中写入值zm,…，Zm,并且当读取时从其中读出可能错误的值，并且其中，第二子电路LH在其k个输出端处输出k个二进制辅助读取值h ，34，其中1≥111+1; 编码器Cod,具有n个二进制输入端和被配置成根据n个二进制输入值X1, 来确定I个二进制校验位的I个二进制输出端，其中C1, C1 = CocKx1,…，xn),其中,在编码器Cod的n个二进制输入端处,适用二进制输入值X1, ---,Xn,并且在编码器的I个二进制输出端处，输出由二进制输入值X1,…，Xn确定的二进制校验位C1,…，C1,并且其中,编码器被配置成根据二进制输入值X1,…，Xn来确定校验位C1,…，C1,使得位71;…，yk，C1,…C1形成具有k个数据位和I个校验位的长度k+1的纠错码C的代码字，使得二进制校验位中的每一个被存储在存储单元中的不同的一个中。
12.根据权利要求11所述的电路，其中，通过由第一子电路BT和第二子电路LH进行的二进制输入值X1,…，Xn的变换来确定位y1; --?, yk = LHtBKxj, "^xn)],其中，对于j=l，…，I而言，载送校验位Cj的编码器Cod的输出端在向存储器中写入时被连接到第j存储单元的数据输入端，其中，此第j存储单元的数据输入端未被连接到编码器的其他输出端。
13.根据权利要求12所述的电路，其中，所述电路还包括具有I个第一二进制输入端和k个二进制输入端的用于纠错码C的修正器，其中，对于j=l，…，I而言，修正器的I个第一输入端中的第j输入端被连接到存储单元的数据输出端，其在写入时被连接到编码器的第j输出端，使得当在其第j输入端处发生错误时，施加可能错误的第j校验位的值<，并且当未发生错误时施加第j校验位的已修正值Cj，并且其中，在修正器的k位宽第二输入端处，施加由第二子电路LH输出的可能错误的辅助读取值凡^，并且其中，修正器被配置成当发生可以被纠错码 C修正的错误且oPl，…，opk是唯一可逆二进制运算时，在其k位宽输出端处输出修正矢量e=ei，…，ek。
14.根据权利要求13所述的电路，其中，所述电路还包括具有k位宽第一输入端和k位宽第二输入端和k位宽输出端的组合电路Vkn，其中，所述组合电路的第一 k位宽输入端被连接到第二子电路LH的k位宽输出端，其载送可能错误的辅助读取值M,.，并且其中，组合电路的第二 k位宽输入端被连接到载送修正矢量e=e1;…，ek的修正器Coi^Ak位宽输出端，并且其中，所述组合电路被配置成在其k个输出端处输出已修正辅助读取值i/f= i?j.m K!]…,其中，0Pl,…，opk是唯一可逆运算，并且其中，当不存在错误或存在可被代码c修正的错误时，适用少厂，…jr =瓜善
15.根据权利要求14所述的电路，其中，所述电路还包括被配置成将二进制已修正辅助读取值变换成n个二进制已修正数据位= BB DT,...,JT]的第三子电路BB，其中，第三子电路BB被配置成使得当适用JTnJr =瓜…，九时，也适用Xi,-., Xn=
16.根据权利要求15所述的电路，其中，第一子电路BT、第二子电路LH和第三子电路BB被配置成使得至少当在由第一子电路BT、由第二子电路LH和由第三子电路BB进行的输入值的后续变换之后未发生错误时，输入值X=X1,…，Xn被再现，并且其中适用BB {LH [BT (X1, ? ? ? , xn) ]} = X1, ? ? ? , xn。
17.根据权利要求16所述的电路，其中，所述编码器被配置成使得由编码器Cor确定的校验位此外取决于写地址％，…，aQ的地址位的值，并且其中，所述修正器Cor被配置成使得由修正器确定的修正矢量另外取决于读地址的地址位的相应值。
18.根据权利要求17所述的电路， 其中，除用于输入二进制输入值X1,…，Xn的11个二进制输入端之外，所述编码器还包括用于输入从读地址的地址位导出的q位A1,…，Aq的q个二进制输入端，q≥1， 其中适用 A1,…，Aq = Ffe1, aQ), 其中，F是位A1,…，Aq到读地址的位&1，…，aQ的唯一分配，并且其中，所述编码器被配置成使得C1, cx> y1； yk> A1,…，Aq是纠错码C的代码字， 其中，除用于输入可能错误的校验位4，...，4和k个可能错误的辅助读取值允，...，>!的I个二进制输入端之外，所述修正器还包括用于输入从读地址的Q个地址位导出的q位,--,A1q的q个二进制输入端，以及其中适用為=』(“1.，.1i ) O
19.根据权利要求18所述的电路，其中，除用于输出修正值ei，…，ek以用于修正辅助读取值父，…，尤的k个二进制输出端之外，所述修正器还包括用于输出修正值以用于修正从读地址的地址位导出的位為'，..，4的q个二进制输出端。
20.根据权利要求18所述的电路，其中，q=l，并且 A1=F (a1? --?, aQ) = ax ?…? aQ是读地址的奇偶校验位，以及 /-1! = 1- {a:1, ? ? ?, O-Qj = - , ?々b是写地址的奇偶校验位。
21.根据权利要求18所述的电路， 其中 q=Q，A1, --? Aq=B1 ,…aq 且為?”“，% =Uq 0
22.根据权利要求19所述的电路，其中，载送修正值<的修正器的输出端被馈送到检错电路的q个输入端中，其在修正值…对应于地址修正时且在其输出端处指示地址错误。
23.根据权利要求22所述的电路，其中，所述检错电路包括具有q个输入端的NOR电路，其中，Q个输入端被连接到修正器的输出端的q个修正值#< <.
24.根据权利要求16所述的电路，其中，所述代码C是线性码。
25.根据权利要求16所述的电路，其中，所述修正器包括校正子生成器的解码器的串联连接电路。
26.根据权利要求17所述的电路，其中，所述修正器包括校正子生成器和解码器的串联连接，并且所述校正子生成器被连接到地址错误确定器，其在由校正子生成器确定的错误校正子对应于地址错误时输出信号“地址错误”。
27.根据权利要求16所述的电路，其中，对于j=l，…，I而言，编码器的第j输出端，其中，校验位h被连接到第四子电路b\_的输入端以用于二进制值q到三进制值的变换，其中，所述输出端在写入时被连接到存储单元的数据输入端以便存储三进制值Cf，并且其中，当写入时，用于存储三进制值cf的三进制存储单元的数据输出端被连接到第五子电路tbj的输入端以用于三进制值cf到二进制值-的变换，其中，输出端被连接到修正器的相应输入端，其中，适用tbj[btj(Cj)]=Cj。
28.根据权利要求27所述的电路，其中，所述二进制值O被第四子电路b\_变换成最小三进制值，并且其中，值I被第四子电路btj变换成最大三进制值。
29.根据权利要求27所述的电路，其中，所述二进制值O被第四子电路b\_变换成最大三进制值，并且其中，值I被第四子电路btj变换成最小三进制值。
30.根据权利要求16所述的电路，其中，对于至少一个jG {I,…1}而言，编码器的第j输出端在写入时被直接连接到存储单元的数据输入端以便存储二进制值Cj，并且其中，当读取时，被用于存储二进制值h的存储单元的数据输出端被直接地连接到修正器的相应输入端。
31.根据权利要求16所述的电路，其中，代码C是具有生成矩阵G=(I,P)的线性码，并且所述编码器被实现成使得根据以下关系来确定c = C1,…，C1
C=C1,…，C1=LHtBT (x1；…，Xn)] ? P= (Y1,..., yk) ? P 其中，G是(k，k+1)矩阵，I是k维单位矩阵，并且P是(k，l)奇偶校验矩阵，当在纠错或检错中未包括地址位时，其中，k指示二进制辅助读取值的数目，其中I指示校验位的数目。
32.根据权利要求16所述的电路，其中，代码C是具有生成矩阵G=(I，P)的线性码，并且所述编码器被实现成使得根据以下关系来确定c = C1,…，C1C = C1, --?, C1 = {LHtBKx!, Xn)], A1, --?, AJ ? P = (y1； yk, A1,...,Aq).P其中，当地址位通过从地址位％，…，％导出的位A1,…，Aq被用于检错时，G是(k+q，k+q+1)矩阵，I是(k+q)单位矩阵，并且P是(k+q，I)奇偶校验矩阵，其中，k指示二进制辅助读取值的数目，其中，I指示校验位的数目，并且其中，q指示从地址位％，…，aQ导出的位A1,…，Aq的数目。
33.根据权利要求16所述的子电路，其中，用于输入值Xl，…，\到输出值Zl，-,Zffl,zffl+1,…，zM的变换的第一子电路BTll是用于输入值Xl，…，xn到1^个二进制辅助写入值yi，…，W的变换的第六子电路BBS和用于二进制辅助写入值<，…，M到电路BT的输出值Z1,…，zm，zm+1，…，zM的变换的第七子电路BTS的串联连接。
34.根据权利要求33所述的电路，其中，第六子电路BBS被实现成使得由第六子电路BBS确定的辅助写入值W ,...,J〖等于由子电路BB和LH确定的无错误辅助读取值yi，…，yk，并且所述编码器被实现成使得其使用由子电路BBS输出的辅助写入值来确定校验位C1，…，Cl O
35.根据权利要求31所述的电路，其中，所述编码器被实现成使得根据以下关系来确定校验位C=C1,…，C1
36.根据权利要求32所述的电路，其中，所述编码器被配置成使得根据以下关系来确定校验位C=C1,.",C1
37.根据权利要求16所述的电路，其中，用于根据从存储器读出的状态值来确定二进制辅助读取值
38.一种用于存储二进制数据X1，…，xn和用于用二进制代码C进行纠错的电路，其中，所述电路包括: 三进制存储器电路，包括具有三进制存储单元的三进制存储器Sp，其中，所述三进制存储器电路被配置成使得二进制数据X1,…，Xn可作为已编码三进制状态Zl，…，Zm在写地址B1,…，aQ处写入三进制存储器的存储单元的一个或多个第一存储单元中，其中，所述三进制存储器的存储单元的第一存储单元被配置成采取三个不同状态中的一个； 编码器，被配置成在三进制存储器的存储单元的第二存储单元中写入二进制校验位C1,…，C1，其中，编码器12h被配置成当二进制校验位C1,…，C1是数据位X1,…，Xn的校验位时，并且当数据位X1, ".,Xn是在写地址a1;…，aQ处写入的时,在与数据位X1, Xn相关联的写地址81;…，aQ处写入二进制校验位C1,…，C1, 其中，所述三进制存储器电路被配置成当在三进制存储器的存储单元的读地址.，吒处读取时，输出状态值心…，沁并将状态值心...，4变换成可能错误的二进制辅助读取值J1V..，允4亥存储单元被配置成采取三个不同的值，以及 其中，所述三进制存储器电路被配置成当在三进制存储器的存储单元的读地址4…吒处读取时输出可能错误的校验位c(5...，<，以及 其中，所述三进制存储器电路被配置成当写地址等于读地址时和当不存在错误时输出无错误辅助读取值Y1,…，yk和无错误校验位C1, C1, 其中，所述编码器Cod包括用于输入数据位Xl，…，Xn第一 n位宽第一输入端和用于输入位Al,…，Aq的另一 q位宽输入端和用于输出校验位C1,…，C1的I位宽输出端,其中，位A1,…，Aq取决于写地址B1,…，aQ的位，其中，数据位X1,…，Xn以及相应的校验位被写入到写地址％，…，aQ，并且其中，所述编码器被配置成使得根据数据位Xl，…，Xn和位A1,…，Aq来确定校验位C1, "^c1,使得
yI，? ? ?，y~k，A]_，? ? ?，Aq，Cl，? ? ?，c-^ 是纠错码C的代码字，并且其中，位A1,…，Aq是根据写地址&1，…，aQ的位唯一地确定的，使得当写地址a:，…，aQ被馈送到所述电路的输入端中时，位A1,…，Aq是具有Q个二进制输入端和q个二进制输出端的组合电路Fs的输出值,其中适用q ≤ Q。
39.根据权利要求38所述的电路， 其中 q=Q，并且其中 a1; -^a0=A1,...Aqo
40.根据权利要求38所述的电路，
其中 A1 = a: ? …? aQ。
41.根据权利要求38所述的电路，其中，所述代码C是线性码。
42.根据权利要求39所述的电路，其中，所述代码C是线性码。
43.根据权利要求40所述的电路，其中，所述代码C是线性码。
44.根据权利要求38所述的电路，其中，所述代码C是具有生成矩阵G=(I，P)的线性码，并且其中，I是(k+q)单位矩阵，并且其中，P是[(k+q)，I]奇偶校验矩阵，并且其中，所述校验位C1,…，C1是由下式定义的
C1, ? ? ?，Ci — (y1； ? ? ?，AaJ ? ? ?，Ag) ? P。
45.一种方法，包括: 基于二进制值序列来生成多个输出值，其中，所述多个输出值中的每一个具有至少三个不同基本值中的一个； 将每个输出值作为状态值存储在存储器的多个存储单元中的一个或多个存储单元中的不同的一个中，其中，其中存储了输出值的所述一个或多个存储单元均被配置成采取至少三个不同状态中的一个； 从被配置成采取所述至少三个不同状态中的一个的存储单元中的至少一个读取状态值中的一个或多个，其中，所述一个或多个状态值中的每一个具有所述至少三个不同基本值中的一个，其中，所述二进制辅助读取值是基于所述一个或多个状态值而确定的； 生成一个或多个二进制校验位，使得当所述二进制辅助读取值y1k...y4k和所述一个或多个二进制校验位C1,…，C1是无错误的时，所述二进制辅助读取值和所述一个或多个二进制校验位一起形成纠错码的代码字中的一个；以及 将所生成的一个或多个校验位中的每一个存储在存储器的存储单元中的一个或多个中，使得所述一个或多个校验位中的每一个被存储在存储器的存储单元中的不同的一个中，其中，其中存储了校验位的每个存储单元被配置成采取至少两个不同状态中的一个。
【文档编号】G06F11/10GK103793289SQ201310533144
【公开日】2014年5月14日 申请日期:2013年10月31日 优先权日:2012年10月31日
【发明者】M.格泽尔, T.柯恩 申请人:英飞凌科技股份有限公司