提高等离子体系统内数据传送速率的装置制造方法
【专利摘要】一种总线互连结构将主机系统与耦接至等离子体室的射频（RF）发生器对接。总线互连结构包含第一组主机端口，其被用于将功率分量设定和频率分量设定提供给RF发生器。第一组主机端口的端口被用于接收随着时间改变的不同的变量。总线互连结构还包含第二组发生器端口，其被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被配置为在第一组端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。
【专利说明】提高等离子体系统内数据传送速率的装置
【技术领域】
[0001]本发明涉及等离子体系统，尤其是涉及提高等离子体系统内数据传送速率的装置。
【背景技术】
[0002]通信系统的主设备和从设备遵循协议彼此互相传输信息。例如在工业标准串行并行接口(SPI)中，数据通过单根导线从主设备串行发送给从设备。作为另一个示例，时钟信号从主设备传输至从设备。
[0003]然而，数据的串行传输具有缺陷，一个缺陷是数据速率低。当通过导线一次传送一位(bit)时，在主设备与从设备之间传送信息要消耗大量的时间。
【发明内容】
[0004]本公开涉及提高在等离子体系统内的数据传送速率。应该理解的是在本公开中说明的实施方式可以以大量方式实现，例如工艺、仪器、系统、设备、计算机可读介质上的方法等。本公开的各种实施方式如下所述。
[0005]在一些实施方式中，提供一种总线互连结构，用于将主机系统与耦接至等离子体室的射频(RF)发生器对接。总线互连结构包含多个主机端口。主机系统的第一和第二端口被用于将功率分量设定和频率分量设定提供给RF发生器。此外，主机系统的第三、第四、第五和第六端口被用于接收随着时间改变的4个不同的变量。总线互连结构还包含多个发生器端口。RF发生器的第一和第二端口被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被配置为在主机系统的第三、第四、第五和第六端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。
[0006]在一些实施方式中，提供一种总线互连结构，用于将主机系统与耦接至等离子体室的RF发生器对接。总线互连结构包含第一组主机端口，其被用于将功率分量设定和频率分量设定提供给RF发生器。第一组主机端口的端口被用于接收随着时间改变的不同的变量。总线互连结构还包含第二组发生器端口，其被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被配置为在第一组端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。
[0007]在各种实施方式中，提供一种等离子体系统。等离子体系统包含用于提供数据信号的主机系统。等离子体系统还包含耦接至主机系统的RF发生器。RF发生器用于基于数据信号产生RF信号。等离子体系统包含用于使RF发生器的阻抗与等离子体室的阻抗相匹配的阻抗匹配电路。等离子体系统还包含将阻抗匹配电路与等离子体室耦接的RF传输线。等离子体系统包含将主机系统连接至RF发生器的总线接口。总线接口包含第一组主机端口。第一组主机端口被用于将功率分量设定和频率分量设定提供给RF发生器。第一组主机端口被用于接收随着时间改变的不同的变量。总线互连结构包含第二组发生器端口，其被用于将功率读回值和频率读回值发送给主机系统。总线互连结构包含与主机系统集成的采样器电路。采样器电路被用于在第一组的端口，在选择的时钟沿对信号采样，以捕捉等离子体室和RF发生器的操作状态数据。
[0008]在各种实施方式中，提供一种数据速率传送系统。数据速率传送系统包含主机系统与RF发生器之间的多个端口，以允许以高于使用单条导线所允许的速率的速率传送数据。例如，多个(例如3个、4个、5个等)变量在主机系统与RF发生器之间在例如秒、微秒等时间传送。变量可以包含功率、频率、负载阻抗的实部、负载阻抗的虚部。作为另一个示例，变量可以包含频率、电压幅值、电流幅值、电压与电流之间的相位。
[0009]另外，在若干实施方式中，在主机系统与RF发生器之间传送的变量的数量是有限的，例如3个变量、5个变量，6个变量等。变量的数量的限制减少了主机系统与RF发生器之间的通信信道的数量。例如被用于传送变量的在主机系统与RF发生器之间的通信信道的数量少于32、64、128等。通信信道的数量的减少减少了连接至通信信道的主机系统的并行串行并行接口(PSPI)上的端口数量，且减少了连接至通信信道的RF发生器的PSPI上的端口数量。端口数量和通信信道的数量的减少减少了芯片(例如包含该主机系统的芯片、包含该RF发生器的RF控制器的芯片等)上的设施(real estate)。此外，通信信道的数量的减少减少了通信信道上传送的信号的噪声，并减少了损耗信号的信号完整性的概率。当信号通过有限数量的通信信道传送时，可能不需要检查信号完整性。变量的数量使得能够确定等离子体室是否适当发挥功能，例如确定等离子体无约束、电弧等。
[0010]此外，在一些实施方式中，与使用例如以太网协议、以太网控制自动化技术(EtherCAT)协议等分包协议所花费的时间相比，在主机系统与RF发生器之间传送变量所花费的时间更少。应该注意的是在各种实施方式中，EtherCAT协议比PSPI所采用的PSPI协议慢，例如具有更低的操作频率。例如EtherCAT的数据速率是I千赫(kHz)，少于PSPI协议适用的数据速率。作为另一个示例，与通过PSPI的端口传送的数据位相比，通过EtherCAT端口传送的数据位数量更少。分包协议被用于从要在主设备与从设备之间传送的数据创建数据包。分包基于耦接至分包协议接口(例如以太网端口、EtherCAT端口等)的网络的带宽，可以是有限的。在若干实施方式中，在主机系统和RF发生器之间传送变量不执行分包。
[0011]另外，在一些实施方式中，从变量确定统计值，例如均值、中位数、模式、最大值、最小值、滚动方差、标准偏差、四分范围(IQR)等，并删除了变量的剩余值。例如在时间窗确定变量的均值，而被用于确定该均值的值则被从主机系统的存储设备删除。
[0012]统计值的确定和值的删除节省了存储器空间，并在确定等离子体系统内的故障时提供可行性。例如当主机系统内的所有值被保存于云等时，值的数量大，可能阻碍值在网络设备之间的传送等。当统计值被保存在主机系统的一个或多个存储设备中，与所有值所占用的存储空间相比，统计值占用的存储空间更少。另外，与通过网络(例如互联网，内部网等)传送所有值相比，传送统计值更简便。传送统计值时使用的网络的带宽比传送所有值时使用的带宽要低。
[0013]上述实施方式的一些优点包含:主机系统与RF发生器之间的数据传送比由单条导线的串行通信所提供的数据传送更快，节省了半导体芯片上的设施，不需要检查信号完整性，以及数据传送不需要使用分包协议。
[0014]其他方面可以从下面的结合附图的具体说明得知。【专利附图】
【附图说明】
[0015]本公开的各种实施方式可以通过参考下面结合附图进行的说明来被最佳理解。
[0016]图1是依据本公开的各种实施方式的、用于提高数据传送速率的系统的框图。
[0017]图2A是依据本公开的若干实施方式的、用于提高图1的系统的主机系统与图1的系统的射频(RF)发生器之间的数据传送速率的系统的框图。
[0018]图2B是依据本公开的若干实施方式的、用于提高主机系统与RF发生器之间的数据传送速率的系统的实施方式的框图。
[0019]图3A是依据本公开的一些实施方式的、用于示出与图2A的系统的时钟信号同步地对变量采样的时序图。
[0020]图3B是依据本公开的一些实施方式的、示出数据的并行传送与数据的并行串行并行传送之间的差异的图。
[0021]图4A是依据本公开的各种实施方式的主机系统的实施方式的框图。
[0022]图4B是依据本公开的若干实施方式的主机系统的实施方式的框图。
[0023]图5是依据本公开的若干实施方式的、被用于示出变量帮助确定图1的系统的等离子体室内的等离子体的事件的图表的实施方式的图。
【具体实施方式】
[0024]下面的实施方式说明用于提高数据传送速率的系统和方法。
[0025]图1是依据本公开中所记载的若干实施方式的、用于提高数据传送速率的系统100的框图。主机系统102包含统计数据抽取(SDD)模块和VME模块106。本文使用的主机系统包含控制器，该控制器包含一个或多个处理器、以及一个或多个存储设备。在各种实施方式中，本文说明的由控制器执行的操作被控制器的一个或多个处理器执行。
[0026]本文使用的处理器可以是中央处理单元(CPU)、微处理器、专用集成电路(ASIC)、可编程逻辑设备(PLD)等。存储设备的示例包含只读存储器(ROM)、随机存取存储器(RAM)、或者其组合。存储设备可以是闪存存储器、存储磁盘冗余阵列(RAID)、硬盘等。
[0027]本文使用的模块包含硬件、软件、或者其组合。例如模块被实现为处理数据的集成电路，例如现场可编程门阵列(FPGA)、ASIC等。作为另一个示例，模块是由微处理器执行的计算机软件程序。作为另一个示例，模块的一部分被实现为集成电路，模块的另一部分被微处理器执行。
[0028]SDD模块104包含2MHz并行串行并行接口(PSPI)，该接口是通过通信链路110(例如线缆)连接至2MHz射频(RF)发生器108的PSPI的接口。SDD模块104还包含27MHzPSPI，该PSPI通过通信链路114 (例如线缆)连接至27MHz RF发生器112的PSPI。此外，SDD模块104包含60MHz PSPI，该PSPI通过通信链路118 (例如线缆)连接至60MHz RF发生器116的PSPI。将一个PSPI连接至另一个PSPI的线缆可以使用协议，例如RS-232协议、通用串行总线(USB)协议等来传输信号。
[0029]RF发生器108、112和116连接至阻抗(Z)匹配电路120。例如RF发生器108通过通信媒介122 (例如线缆等)连接至阻抗匹配电路120，RF发生器112通过通信媒介124连接至阻抗匹配电路120，RF发生器116通过通信媒介126连接至阻抗匹配电路120。[0030]在一些实施方式中，阻抗匹配电路使连接至该阻抗匹配电路的负载的阻抗与也连接至该阻抗匹配电路的源的阻抗相匹配。例如阻抗匹配电路120使通过RF传输线130连接至阻抗匹配电路120的等离子体室128的阻抗与RF发生器108、112和116的阻抗相匹配。在若干实施方式中，阻抗匹配电路120包含用来匹配阻抗的电气元件，例如电容器、电感器等。在各种实施方式中，RF传输线包含连接至RF带的RF隧道，该RF带连接至RF棒。
[0031]SDD模块104的PSPI通过链路110、114和118，向RF发生器108、112和116的PSPI发送功率设定点(例如功率等)和频率设定点(例如频率等)。例如SDD模块104的2MHzPSPI通过链路110向RF发生器108的PSPI发送功率设定点和频率设定点，SDD模块104的27MHz PSPI通过链路114向RF发生器112的PSPI发送功率设定点和频率设定点，SSD模块104的60MHz PSPI通过链路118向RF发生器116的PSPI发送功率设定点和频率设定点。
[0032]RF发生器的数字信号处理器(DSP)接收功率设定点，并将功率设定点提供给RF发生器的驱动器，例如一个或多个晶体管等。驱动器产生RF信号，该RF信号具有该功率设定点内所表明的功率。耦接至驱动器的放大器放大RF信号，并将放大的RF信号提供给阻抗匹配电路120。阻抗匹配电路120通过RF传输线130将具有该功率的放大的RF信号发送给等离子体室128。
[0033]类似地，RF发生器的DSP接收频率设定点，并将频率设定点提供给RF发生器的驱动器。驱动器产生RF信号，该RF信号具有该频率设定点内所表明的频率。耦接至驱动器的放大器放大RF信号，并将放大的RF信号提供给阻抗匹配电路120。阻抗匹配电路120通过RF传输线130将具有该频率的放大的RF信号发送给等离子体室128。
[0034]等离子体室128包含静电卡盘(ESC)、上电极和其它部件(未示出)，其它部件例如围绕该上电极的上电介质环、围绕该上电介质环的上电极延伸部、围绕ESC的下电极的下电介质环、围绕该下电介质环的下电极延伸部、上等离子体排除区(PEZ)环、下PEZ环等。上电极位于ESC的对面，并面对ESC。ESC包含下电极。例如半导体晶片等的工件被支撑在ESC的上表面上。在工件上开发例如专用集成电路(ASIC)、可编程逻辑设备(PLD)等集成电路，且所述集成电路被用于各种电子产品中，例如手机、平板、智能手机、计算机、膝上型计算机、网络设备等。上电极和下电极中的每一个均由金属制成，例如铝、铝合金、铜等。
[0035]在一个实施方式中，上电极包含耦接至中心供气件(未示出)的孔。中心供气件从气源(未示出)接收一种或多种工艺气体。工艺气体的示例包含含氧气体，诸如02。工艺气体的其他示例包含含氟气体、例如四氟甲烷(CF4)、六氟化硫(SF6)、六氟乙烷(C2F6)等。上电极是接地的。该ESC通过阻抗匹配电路120耦接至RF发生器108、112和116。
[0036]当在上电极与ESC之间提供工艺气体时，并且当RF发生器108、112和/或116通过阻抗匹配电路120将RF信号提供给ESC的下电极时，工艺气体被点燃，以在等离子体室128内产生等离子体。
[0037]RF发生器内的传感器基于通过连接至该传感器的通信媒介(例如通信媒介122、124、126等)传送的RF信号来测量变量，例如正向功率、反射功率、复电压、复电流等。例如RF发生器108的传感器基于通过RF发生器108与阻抗匹配电路120之间的通信媒介122传送的RF信号测量复电压和复电流。
[0038]RF发生器内的DSP可以基于由发生器的传感器测得的变量确定(例如计算、算出等)其他变量，例如输送功率、复电压和电流(复V&I)、伽马值、负载阻抗等。例如RF发生器108的DSP基于复电压和复电流计算复V&I。复V&I包含与复电压的幅值相同的电压幅值、与复电流的幅值相同的电流幅值、以及是复电压的相位与复电流的相位之间的相位差的相位。
[0039]在一些实施方式中，由RF发生器的DSP计算或者由RF发生器的传感器测量的变量通过对应的链路传送给SDD模块104的PSPI。例如由RF发生器108的DSP计算或者由RF发生器108的传感器测量的变量通过链路110从RF发生器108的PSPI传送至SDD模块104 的 2MHz PSP10
[0040]在各种实施方式中，晶体管-晶体管(TTL)信号从RF发生器108的同步输出(SyncOUT)端口提供给RF发生器112的同步输入(Sync INPUT)端口来将操作同步，例如用RF发生器108改变RF发生器112的RF信号的状态等。在一些实施方式中，TTL信号从RF发生器112的同步输出端口提供给RF发生器116的同步输入端口以将RF发生器112和116的操作同步。另外，在若干实施方式中，TTL信号从RF发生器116的同步输出端口提供给SDD模块104的同步输入端口，从而向SDD模块104通知由RF发生器108、112和116产生的RF信号的状态，例如高态、低态、高功率状态、低功率状态等。应该注意的是，高态或者高功率状态是RF信号的具有比低态或者低功率状态更高功率幅值的状态。在若干实施方式中，RF信号在高态和低态之间切换。
[0041]在一些实施方式中，在SDD模块104内产生的、存储在SDD模块104内的、和/或由SDD模块104的PSPI从RF发生器的PSPI接收的数据(例如变量等)通过连接132 (例如以太网连接、EtherCAT连接、USB连接、串行连接、并行连接等)从SDD模块104的SDD输出提供给VME模块106的SDD输入。通过SDD输入接收的数据可以存储在VME模块106内。
[0042]在若干实施方式中，VME模块106的2MHz发送/接收(Tx/Rx)端口被用于通过连接134 (例如以太网连接、EtherCAT连接、USB连接、串行连接、并行连接等)将功率和频率以外的设定点(例如温度设定点等)传输至RF发生器108的端口(例如以太网端口、EtherCAT端口等)。此外，VME模块106的27MHz发送/接收(Tx/Rx)端口被用于通过连接136将功率和频率以外的设定点传输至RF发生器112的端口，例如以太网端口、EtherCAT端口等。另外，VME模块106的60MHz发送/接收(Tx/Rx)端口被用于通过连接138将功率和频率以外的设定点传输至RF发生器116的端口，例如以太网端口、EtherCAT端口等。在一些实施方式中，VME模块106的Tx/Rx端口将从SDD模块104接收的数据(例如变量等)发送给RF发生器108、112和116的端口(例如以太网端口、EtherCAT端口等)。在各种实施方式中，连接134、136和138便于由VME模块106从RF发生器108、112和116接收数据。
[0043]应该注意的是，尽管针对2MHz、27MHz和60MHz发生器说明了上述实施方式，但在一些实施方式中使用任何其他的频率。例如使用4MHz发生器，而非2MHz发生器。
[0044]还要注意的是，可以使用任何数量的RF发生器。例如可以使用I个或2个RF发生器，而不是3个RF发生器。
[0045]图2A是用于提高主机系统102与RF发生器108、112和116 (图1)之间的数据传送速率的系统200的实施方式的框图。
[0046]RF发生器包含控制器。例如RF发生器108包含控制器202，控制器202包含PSPI203。此外，RF发生器112包含控制器204，控制器204包含PSPI 205。RF发生器116包含控制器206，控制器206包含PSPI 207。
[0047]主机系统102包含用于先进过程控制的虚拟方法(VMAP)控制器208。VMAP控制器208 包含 PSPI 210,PSPI 210 是 SDD 104 的 2MHz PSPI (图1)的示例。VMAP 控制器 208 包含 PSPI 212, PSPI 212 是 SDD 104 的 27MHz PSPI 的示例，并且 VMAP 控制器 208 包含 PSPI214，PSPI 214 是 SDD 104 的 60MHz PSPI 的示例。
[0048]PSPI 210的2MHz功率设定点串行数据输出(SDO)端口通过通信信道C2，将功率设定点串行发送给PSPI 203的2MHz功率设定点串行数据输入(SDI)端口。通信信道的示例包含遵循例如串行协议、差分协议等协议的一条或多条导线等。例如，如果是差分信号，通信信道包含2条导线。当使用差分信令时，与不使用差分信令时相比，被用于传送数据信号(例如设定点、读回数据、变量等)的数据端口(例如设定点端口、读回端口等)的针数增多(例如翻倍)，并且数据信号的抗噪性得到改善。另外，在该示例中，通信信道包含一条导线。此外，在一些实施方式中，PSPI 210的2MHz频率设定点SDO端口通过通信信道C4将频率设定点串行发送给PSPI 203的2MHz频率设定点SDI端口。
[0049]此外，PSPI 203的功率读回SDO端口通过通信信道Cl，将功率读数(例如由RF发生器108 (图1)的传感器测得的正向功率、由RF发生器108的传感器测得的反射功率、由RF发生器108的DSP确定的输送功率等)发送给PSPI 210的功率读回SDI端口。应该注意的是，输送功率是正向功率与反射功率之间的差。应该注意的是在一些实施方式中，正向功率包含由RF发生器提供给等离子体室128 (图1)的RF功率，反射功率包含从等离子体室128朝RF发生器反射回的RF功率。
[0050]此外，在各种实施方式中，PSPI 203的频率读回SDO端口通过通信信道C3，将频率读数(例如由RF发生器108 (图1)的传感器测得的正向功率的频率、由RF发生器108的传感器测得的反射功率的频率、由RF发生器108的DSP确定的输送功率的频率等)发送给PSPI 210的频率读回SDI端口。
[0051]另外，在若干实施方式中，PSPI 203的阻抗实部读回SDO端口通过通信信道C5，将负载的负载阻抗的实部(例如电阻等)发送给PSPI 210的2MHz阻抗实部SDI端口。负载的示例包含一个或多个通信媒介122、124和126、阻抗匹配电路120、RF传输线130、等离子体室128、或者其组合。在各种实施方式中，PSPI 203的阻抗虚部读回SDO端口通过通信信道C6，将负载阻抗的虚部(例如电抗等)发送给PSPI 210的2MHz阻抗虚部SDI端口。
[0052]PSPI 210通过通信信道C7将从选择(SS)信号从2MHz SS端口发送给PSPI 203的2MHz SS端口来选择半导体芯片，RF控制器202和PSPI 203在该半导体芯片上被实现。SS信号确定PSPI 203,205和/或207中的哪个或哪些从VMAP控制器208听取(例如读出等)数据和/或向VMAP控制器208发送数据。例如选择PSPI 203时，SS信号通过通信信道C7发送。当选择了 PSPI 203时，执行设定点可以发送给PSPI 203和/或从PSPI 203读回。作为另一个示例，选择其上实现有RF控制器204和PSPI 205的半导体芯片，SS信号通过通信信道C16从PSPI 212的27MHz SS端口发送给PSPI 203的27MHz SS端口。此夕卜，选择其上实现有RF控制器206和PSPI 207的半导体芯片，SS信号通过通信信道C25从PSPI 214 的 60MHz SS 端口发送给 PSPI 207 的 27MHz SS 端口。
[0053]时钟信号通过通信信道C8从PSPI 210的RF Ctrl (控制)-CLK端口发送给PSPI203的RF Ctrl-CLK端口。另外，例如参考信号、零电压信号等接地信号在PSPI 210的RFCtrl-GND (接地)端口与PSPI 203的RF Ctrl-GND端口之间传输。接地信号为所有在VMAP控制器208与PSPI 203,205和207之间传输的信号(除了时钟信号之外)建立了参考。
[0054]类似地，类似于在PSPI 210与PSPI 203之间传输的信号的信号通过通信信道ClO至C18在PSPI212与PSPI 205之间传输。此外，类似于在PSPI 210与PSPI 203之间传输的信号的信号通过通信信道C19至C27在PSPI 214与PSPI 207之间传输。在若干实施方式中，通信信道Cl至C9包含在例如RS-232线缆等线缆内，通信信道ClO至C18包含在例如RS-232线缆等另一条线缆内，通信信道C19至C27包含在例如RS-232线缆等又一条线缆内。
[0055]此外，TTL信号从RF控制器206的TTL输出端口发送给VMAP控制器208的TTL输入端口。应该注意的是RF控制器206的TTL输出端口与60MHz RF发生器116 (图1)同步输出的端口相同，PSPI 210的TTL输入端口与SDD 104 (图1)的同步输入端口相同。
[0056]在各种实施方式中，主机系统102的PSPI 210、212和214与RF控制器202、204和206的PSPI 203、205和207之间的通信是点到点的。例如PSPI 210不通过包含网络设备(例如路由器、交换机、网桥等)的网络(例如互联网、内部网等)连接至PSPI 203。作为另一个示例，PSPI 212不通过网络连接至PSPI 205，PSPI 214不通过网络连接至PSPI 207。与被用于网络的有线网络的长度相比，点到点通信减小主机系统102与RF发生器202、204和206之间的通信信道Cl至C27的一个或多个长度。
[0057]在一些实施方式中，没有由PSPI执行的分包(例如产生以太网数据包，产生EtherCAT数据包等)。在各种实施方式中，少于32个并行信道被用于在VMAP控制器208的PSPI与RF发生器控制器的PSPI之间传送数据信号。例如少于32个并行信道被用于在PSPI 210与PSPI 203之间传送功率读回信号、功率设定点信号、频率读回信号、频率设定点信号、阻抗实部信号和阻抗虚部信号。
[0058]在一些实施方式中，在其上实现有RF控制器的PSPI的芯片与实现有另一个RF控制器的PSPI的芯片分离。例如PSPI 203在半导体芯片内实现，PSPI 205在另一个半导体芯片内实现，PSPI 207在又一个半导体芯片内实现。在若干实施方式中，VMAP控制器208在单个的半导体芯片内或者在多个半导体芯片内实现。例如PSPI 210在半导体芯片内实现，PSPI 212在另一个半导体芯片内实现，PSPI 214在又一个半导体芯片内实现。
[0059]在各种实施方式中，变量的读回与设定点的传送同步(例如同时等)执行。例如通过通信信道Cl读回功率与通过通信信道C2发送功率设定点同步执行。作为另一个示例，通过通信信道C3读回频率与通过通信信道C2发送功率设定点和/或通过通信信道C4发送频率设定点同步执行。作为又一个示例，通过信道C1、C3、C5和C6传送的变量的信号以及通过信道C2和C4传送的设定点的信号与通过通信信道CS发送的时钟信号被同步传送，例如读出、发送等。
[0060]在一些实施方式中，例如功率读回信号、频率读回信号、负载阻抗的实部读回信号、负载阻抗的虚部读回信号等读回信号是数据信号的示例。此外，例如频率设定点信号、功率设定点信号等设定点信号是数据信号的示例。另外，从选择信号是控制信号的示例。
[0061]在各种实施方式中，在一个或多个集成电路(例如FPGA、ASIC等)内实现了主机系统102。此外，在一些实施方式中，在一个或多个集成电路内实现了一个或多个RF控制器202、204 和 206。[0062]在一些实施方式中，所有RF发生器的变量的传送与时钟信号同步(例如与时钟信号同时执行、在时钟沿执行等)。例如在信道Cl、C3、C5、C6、CIO、C12、C14、C15、C19、C21、C23和C24上传送的变量与从PSPI 210的RF Ctrl-CLK端口发送的时钟信号同步。作为另一个示例，从PSPI 210、212和214的RF Ctrl-CLK端口发送的时钟信号互相同步，并与在信道 C1、C3、C5、C6、C10、C12、C14、C15、C19、C21、C23 和 C24 上传送的变量同步。作为另一个示例，在信道Cl、C3、C5、C6、CIO、C12、C14、C15、C19、C2UC23和C24上传送的变量以及在信道C2、C4、C11、C13、C20和C22上传送的变量的设定点与从PSPI 210的RF Ctrl-CLK端口发送的时钟信号同步。作为另一个示例，从PSPI 210、212和214的RF Ctrl-CLK端口发送的时钟信号互相同步，并与在信道Cl、C2、C3、C4、C5、C6、C9、CIO、Cll、C12、C13、C14、C15、C19、C20、C21、C22、C23和C24上传送的变量同步。
[0063]在各种实施方式中，VMAP控制器208的PSPI在仅设定点模式或者仅读回模式下操作。例如当PSPI 210的2MHz功率设定点SDO端口和2MHz频率设定点SDO端口被配置来发送设定点时，PSPI 210的2MHz功率读回SD1、2MHz频率读回SD1、2MHz阻抗实部SDI端口和2MHz阻抗虚部SDI端口不被配置为从PSPI 203读回变量。作为另一个示例，当PSPI210的2MHz功率读回SD1、2MHz频率读回SD1、2MHz阻抗实部SDI端口和2MHz阻抗虚部SDI端口被配置来从PSPI 203读回变量时，PSPI 210的2MHz功率设定点SDO端口和2MHz频率设定点SDO端口不被配置为将设定点发送给PSPI 203。
[0064]在一些实施方式中，例如RF控制器202、RF控制器204、RF控制器206等RF控制器的PSPI在仅设定点模式或者仅读回模式下操作。例如当PSPI 203的2MHz功率设定点SDI端口和2MHz频率设定点SDI端口被配置来读出(例如接收、访问等)设定点时，PSPI 203的2MHz功率读回SD0、2MHz频率读回SD0、2MHz阻抗实部SDO端口和2MHz阻抗虚部SDO端口不被配置为将变量发送给PSPI 210。作为另一个示例，当PSPI 203的2MHz功率读回SD0、2MHz频率读回SD0、2MHz阻抗实部SDO端口和2MHz阻抗虚部SDO端口被配置来将变量发送给PSPI 210时，PSPI 203的2MHz功率设定点SDI端口和2MHz频率设定点SDI端口不被配置为从PSPI 210接收设定点。
[0065]在各种实施方式中，主机系统102的PSPI (例如PSPI 210、212、214等)被配置为以耦接至主机系统102的RF发生器的PSPI支持的数据速率操作。例如当RF控制器202在快速FPGA上实现时，PSPI 210的RF Ctrl-CLK端口被配置为以大于或者等于I兆赫(MHz )的频率操作以将时钟信号发送给RF控制器202。在该示例中，当不是RF控制器202，而是另一个RF控制器(未示出)在慢FGPA上实现时，PSPI 210的RF Ctrl-CLK端口被配置为以小于IMHz的频率操作以将时钟信号发送给其他RF控制器。应该注意的是IMHz是示例，频率不限于1MHz。例如可以使用不是IMHz的另一个频率，例如2MHz、3MHz等，以示出快FPGA与慢FPGA之间的差异。
[0066]图2B是用于提高主机系统102与RF控制器252之间的数据传送速率的系统250的实施方式的框图，RF控制器252是RF控制器202、RF控制器204、或者RF控制器206(图2A)的示例。系统250包含主机系统102、RF控制器252和总线互连结构254。
[0067]总线互连结构254在主机系统102与RF控制器252之间对接，例如提供一个或多个通信信道、提供通信协议等。总线互连结构254包含PSPI，该PSPI包含安装在主机系统102内的多个主机端口 HPl至HP6。此外，总线互连结构254包含PSPI，该PSPI包含安装在RF控制器252内的多个发生器端口 GPl至GP6。
[0068]应该注意的是，尽管示出了 6个端口，但在一些实施方式中，RF控制器252或者主机系统102包含任何数量的端口，例如9个、10个、8个等。例如安装在主机系统102内的PSPI包含端口 HP7，该端口 HP7发送从选择信号以选择安装在RF控制器252内的PSPI，用于实现将数据(例如功率设定点、频率设定点等)提供给安装在RF控制器252内的PSPI或者实现从安装在RF控制器252内的PSPI读回数据(例如变量VRl至VR4等)。作为另一个示例，主机系统102的PSPI包含端口 HP8，该端口 HP8将时钟信号发送给安装在RF控制器252内的PSPI。作为又一个示例，主机系统102的PSPI包含端口 HP9，该端口 HP9将接地信号发送给安装在RF控制器252内的PSPI，或者从安装在RF控制器252内的PSPI接收接地信号。作为另一个示例，安装在RF控制器252内的PSPI包含端口 GP7，该端口 GP7从端口 HP7接收从选择信号，以开始发送数据给安装在主机系统102内的PSPI或者从安装在主机系统102内的PSPI开始接收数据。作为另一个示例，安装在RF控制器252内的PSPI包含端口 GP8，该端口 GP8从安装在主机系统102内的PSPI接收时钟信号。作为又一个示例，安装在RF控制器252内的PSPI包含端口 GP9，该端口 GP9将接地信号发送给安装在主机系统102内的PSPI，或者从安装在主机系统102内的PSPI接收接地信号。
[0069]在一些实施方式中，端口 HPl是功率设定点串行数据输出端口，端口 HP2是频率设定点串行数据输出端口，端口 HP3是功率读回串行数据输入端口，端口 HP4是频率读回串行数据输入端口，端口 HP5是负载阻抗实部串行数据输入端口，端口 HP6是负载阻抗虚部串行数据输入端口，端口 HP7是从选择信号端口，端口 HP8是时钟信号端口，端口 HP9是接地信号端口。
[0070]在各种实施方式中，端口 GPl是功率设定点串行数据输入端口，端口 GP2是频率设定点串行数据输入端口，端口 GP3是功率读回串行数据输出端口，端口 GP4是频率读回串行数据输出端口，端口 GP5是负载阻抗实部串行数据输出端口，端口 GP6是负载阻抗虚部串行数据输出端口，端口 GP7是从选择信号端口，端口 GP8是时钟信号端口，端口 GP9是接地信号端口。
[0071]端口 HPl将例如功率幅值等功率分量设定发送给端口 GPl。此外，端口 HP2将例如频率等频率分量设定发送给端口 GP2。此外，端口 HP2至HP6接收(例如读回、访问等)4个随着时间改变的、不同的变量VRl至VR4。例如，复负载阻抗、复V&1、复电压、复电流、复功率、复伽马值等具有正频率。作为另一个示例，实际上频率不是常数。例如频率具有随着时间改变频率的标准偏差、方差等。在一些实施方式中，频率维持恒定。
[0072]端口 GP3将例如功率幅值等功率读回值发送给端口 HP3。此外，端口 GP4将例如频率等频率读回值发送给主机系统102。
[0073]主机系统102的PSPI包含采样器电路254。采样器电路254与主机系统102集成，例如配置在主机系统102的集成电路内。在若干实施方式中，对信号采样的每个端口都包含采样器电路。例如端口 HP3包含采样器电路，端口 HP4包含采样器电路，端口 HP5包含采样器电路，端口 HP6包含采样器电路；端口 GPl包含采样器电路，端口 GP2包含采样器电路。
[0074]采样器电路254在端口 HP3至HP6，在选择的时钟沿(例如上升时钟沿、下降时钟沿等)对接收的信号(例如变量VRl至VR4等)采样。采样器电路254对信号采样以捕捉等离子体室128 (图1)的以及RF发生器108、112和/或116 (图1)的操作状态数据，例如频率、负载阻抗、变量Vl至V4、复电压、复电流、复V&I。等离子体室128的操作状态数据被包含RF控制器252的RF发生器的传感器(例如电压和电流传感器、电压传感器、电流传感器、功率传感器等)检测(例如测量、感测等)。在一些实施方式中，等离子体室128的操作状态数据(例如复伽马值、复输送功率等)由包含RF控制器252的RF发生器的DSP确定。在各种实施方式中，RF发生器的操作状态数据包含由RF发生器设定的频率、功率等。应该注意的是主机系统102将例如频率设定点、功率设定点等设定点提供给RF发生器。当RF发生器接收设定点时，RF发生器基于该设定点设定功率和/或频率。例如RF发生器在RF发生器的存储设备中查找设定点，以确定与设定点关联(例如链接等)的驱动功率和/或频率。设定功率和/或频率(例如驱动功率和/或频率等)被提供来驱动RF发生器，以产生具有该功率和/或频率的RF信号。
[0075]在5个变量在主机系统102与RF控制器252之间的通信信道上传送的实施方式中，5个变量的示例包含频率、复正向功率、复反射功率。复功率包含功率的幅值和功率的相位。5个变量的另一个示例包含频率、复电压和复电流。复电压包含电压幅值和电压相位。复电流包含电流幅值和电流相位。在这些实施方式中，在主机系统102的PSPI与RF控制器252的PSPI之间使用5个通信信道以从RF控制器252的PSPI读回5个变量。
[0076]图3A是用于示出与时钟信号同步地对4个变量VR1、VR2、VR3和VR4采样(例如读出、访问等)的时序图300的实施方式。变量VRl被表示为SDI信号304，变量VR2被表示为SDI信号306，变量VR3被表示为SDI信号308，变量VR4被表示为SDI信号310。变量VRl至VR4的示例包含频率、功率、负载阻抗的实部、负载阻抗的虚部。变量VRl至VR4的另一个示例包含频率、电压幅值、电流幅值、电压与电流之间的相位。变量VRl至VR4的又一个示例包含频率、输送功率幅值、复伽马值。变量VRl至VR4的另一个示例包含频率、输送功率幅值、复负载阻抗。变量VRl至VR4的另一个示例包含频率和复正向功率，复正向功率包含电压幅值、电流幅值、电压与电流之间的相位。变量VRl至VR4的又一个示例包含频率和复反射功率，复反射功率包含电压幅值、电流幅值、电压与电流之间的相位。变量VRl至VR4的另一个示例包含频率和复V&I，复V&I包含电流幅值、电压幅值、电流与电压之间的相位。
[0077]在若干实施方式中，变量VRl至VR4在VMAP控制器208的PSPI与RF发生器控制器的PSPI之间传输。例如4个变量VRl至VR4通过通信信道Cl、C3、C5和C6和/或通过通信信道C2、C4、C5和C6，在PSPI 210 (图2A)与PSPI203 (图2A)之间传输。此外，作为另一个示例，4个变量VRl至VR4通过通信信道CIO、C12、C14和C15和/或通过通信信道C11、C13、C14 和 C15，在 PSPI 212 (图 2A)与 PSPI 205 (图 2A)之间传输。
[0078]时钟信号302是从PSPI的RF Ctrl-CLK端口发送的时钟信号的示例。例如时钟信号302从PSPI 210的RF Ctrl-CLK端口(图2A)发送。作为另一个示例，时钟信号302从 PSPI 212 的 RF Ctrl-CLK 端口(图 2A)发送。
[0079]在一些实施方式中，VMAP控制器208的PSPI在时钟信号302的每个时钟周期的上升沿对SDI信号304,306,308和310采样。例如SDI信号304,306,308和310的位在时钟信号302的一个时钟周期的上升沿312在PSPI 210 (图2A)的2MHz功率读回SDI端口、2MHz频率读回SDI端口、2MHz-Z实部-SDI端口和2MHz_Z虚部-SDI端口被采样，SDI信号304、306、308和310的其他位在时钟信号302的时钟周期的下一上升沿314被采样。在一些实施方式中，代替在上升沿312对SDI信号304、306、308和310的位采样，VMAP控制器208的PSPI在时钟信号302的每个时钟周期的下降沿对SDI信号304、306、308和310的位采样。
[0080]在一些实施方式中，RF控制器的PSPI在时钟信号302的每个时钟周期的上升沿发送SDI信号304、306、308和310的位。例如SDI信号304、306、308和310的位在时钟信号302的一个时钟周期的上升沿312从PSPI 203 (图2A)的2MHz功率读回SDO端口、2MHz频率读回SDO端口、2MHz-Z实部读回-SDO端口和2MHz-Z虚部读回-SDO端口发送。在一些实施方式中，代替在上升沿312发送SDI信号304、306、308和310的位，PSPI 203在时钟信号302的每个时钟周期的下降沿发送SDI信号304、306、308和310。
[0081]与时钟信号302同步(例如同时等)采样或者发送SDI信号304、306、308和310比用时钟信号采样或者发送一个变量更有效率。
[0082]在各种实施方式中，在时钟信号302的时钟周期的下降沿，通过安装在RF控制器252内的PSPI (图2B)设定(例如发送等)变量的位(例如位B1、位B2、位B3等);在时钟周期的上升沿，该位被主机系统102的PSPI锁存(例如读出等)。例如在时钟信号302的时钟周期的下降沿，变量的位由PSPI 203的端口(图2A)设定；在时钟周期的上升沿，该位被PSPI210的端口锁存。
[0083]在若干实施方式中，在时钟信号302的时钟周期的上升沿，变量的位由安装在RF控制器252内的PSPI (图2B)的端口设定；在时钟周期的下降沿，该位被主机系统102的PSPI的端口锁存。
[0084]在一些实施方式中，在时钟信号302的时钟周期的在前的沿(例如上升沿、下降沿等)，由安装在主机系统102内的PSPI (图2A)设定(例如发送等)设定点的位；在接下来的沿(例如下降沿、上升沿等)，该位被RF控制器252的PSPI锁存。例如在时钟信号302的时钟周期的下降沿，变量的位由PSPI 210的端口(图2A)设定；在时钟周期的上升沿，该位被PSPI 203的端口锁存。在前的沿先于接下来的沿。
[0085]应该注意的是，尽管图3A使用SDI信号304、306、308和310进行了说明，但在一些实施方式中，通过信道02、04、(:11和(:13 (图1)传输的SDO信号是使用时钟信号302被采样的。
[0086]还要注意的是，尽管图3A示出4个变量，但在若干实施方式中，可以使用任何其他数量的变量，例如3个、5个、6个等。
[0087]此外，在一些实施方式中，每个变量是η位变量，其中η是整数，例如12、13、14等。在各种实施方式中，变量的数据传送的频率是时钟信号302的时钟频率的分数，例如一半、三分之一、四分之一等。例如，就时钟信号302的每2个时钟脉冲传送变量的数据位。作为另一个示例，为了传送13位的变量的数据，使用26个时钟脉冲(例如沿等)。一个时钟沿设定数据位，另一个时钟沿锁存该数据位。在若干实施方式中，时钟信号302是IMHz时钟信号、2MHz时钟信号等。在各种实施方式中，时钟信号302具有小于500MHz的频率。
[0088]图3B是示出数据的全并行传送与数据的PSP传送之间的差异的图。如图所示，在并行链352中，数据被完全并行传送，数据的每个位通过不同的通信信道发送。例如，当变量具有13位且4个变量要在主机系统102与RF控制器252之间传送时，要52个通信信道来在主机系统102与RF控制器252之间传送4个变量VRl至VR4。该全并行传送增加了主机系统102和RF控制器252上的设施(real estate)(例如半导体芯片表面积、端口等)，还增加了主机系统102和RF控制器252之间的设施(例如导线等)。另外，全并行传送增加了在并行链352上传送的信号的噪声、信号完整性损耗等。当4个变量VRl至VR4的52个位在例如单个的时钟沿等一次从RF发生器252传送到主机系统102时，全并行数据组被传送。
[0089]相比较而言，当4个变量在通信信道上以一次少于52位(例如一个时钟沿4位等)发送时，使用比在全并行传送中所使用的更少数量的信道。例如4个信道被用于一次传送4位。在全并行传送中，52个信道被用于一次传送52位。通信信道的数量的减少减少了在主机系统102和在RF控制器252上所使用的设施，还减少了主机系统102与RF控制器252之间的设施。另外，通信信道的数量的减少减小了通信信道中信号的信号完整性损耗的概率、噪声的概率等。
[0090]应该注意的是当在4个通信信道上传送变量VRl至VR4时，例如变量VRl至VR4的变量的位被采样13次，以捕捉变量VRl至VR4的所有52个位。例如在一个时钟沿采样每个变量的I位，共4位，在13个时钟沿采样13次，每次4位以采样52位。当在时钟沿采样4位时，采样的数据少于作为包含变量VRl至VR4的全并行数据组的52位。
[0091]还要注意的是本文使用的数量，例如13、52等仅出于示出目的，并不应理解为进行限制。例如可以使用不是13的另一个数量，例如10、11、12、14、15、16等。
[0092]图4A是主机系统400的实施方式的框图，是主机系统102 (图1和2)的示例。主机系统400包含FPGA 402和微处理器404。应该注意的是可以使用不是FPGA 402的任何其他集成电路，例如ASIC等。此外，可以使用不是微处理器404的任何其他集成电路，例如FPGA、ASIC 等。
[0093]FPGA 402 包含多个 SPI (MSPI) 406，本文中还记为 PSPI。MSPI 406 包含 27 针，每个 PSPI 包含 9 针。例如 MSPI 406 包含 PSPI 210,PSPI 212 和 PSPI 214 (图 2A)。MSPI406接收数据(例如来自SDO端口的功率读回、来自SDO端口的频率读回、来自SDO端口的负载阻抗的实部读回、来自SDO端口的负载阻抗的虚部读回、来自PSPI 203、205和206(图3A)的变量等)，并将数据发送给软核DSP 408和/或高速端口 410。
[0094]软核DSP 408包含RF传输模型，该RF传输模型是RF传输线130 (图1)的计算机生成模型。例如，FPGA 402实现的电路包含作为RF传输线130的电气元件(例如电容器、电感器等)的元件。为了示出，当RF传输线130包含具有L亨电感的电感器和具有C法拉电容的电容器时，软核DSP 408包含具有L亨电感的电感器和具有C法拉电容的电容器。此夕卜，FPGA 402将电路内的元件以与连接所述电气元件相同的方式(例如串行、并行等)连接。例如当在RF传输线130内电感器与电容器并联连接时，软核DSP 408包含与电感器并联的电感器连接件。
[0095]在一些实施方式中，代替RF传输模型，在软核DSP 408内包含阻抗匹配模型、或者阻抗匹配模型和RF传输模型的组合。在FPGA 402内，基于阻抗匹配电路120 (图1)以与从RF传输线130产生RF传输模型类似的方式产生阻抗匹配模型。
[0096]由MSPI 406接收的变量通过高速端口 410和高速总线412，从MSPI 406发送给微处理器404的高速总线端口 412。高速总线的示例包含以500MHz、以400MHz、以300MHz、以600MHz、在5MHz与500MHz之间等传送数据的总线。变量通过高速端口 415传输至SDD逻辑块416。逻辑块是由一个或多个处理器执行的计算机程序，例如由微处理器404执行的SDD逻辑块416。在若干实施方式中，在集成电路内实现了逻辑块。
[0097]SDD逻辑块416在时间窗(例如2微秒、10秒、5秒、5微秒等)对通过高速端口 415接收的变量适用统计变换，以产生统计数据。例如，SDD逻辑块416从通过高速端口 415接收的变量产生均值、滚动方差、中位数、模式、标准偏差、最大值、最小值、四分范围(IQR)等，以产生统计数据。为了示出，SDD逻辑块416产生通过通信信道ClO接收的功率的多个值的均值。在该示出中，功率的多个值在10微秒的时间窗被接收。作为另一个示出，SDD逻辑块416产生通过通信信道C5接收的负载阻抗的实部的多个值的中位数。在该示出中，负载阻抗的多个值在5微秒的时间窗被接收。
[0098]作为另一个示出，第一权重被分配给在第一时间窗被接收的第一变量值(例如功率幅值、相位等)的第一方差。在该示例中，第二权重被分配给在第一时间窗内接收的第二变量值的第二方差，以此类推，直至第N权重被分配给在第一时间窗内接收的第N变量值的第N方差，其中N是大于零的整数。此外，在该示出中，第一时间窗的第一滚动方差被确定为第一权重和第一方差的第一积、第二权重和第二方差的第二积，以此类推，直至第N权重和第N方差的第N积的总和。应该注意的是在该示出中，由主机系统102的PSPI从RF控制器252的PSPI接收第N-1个变量值先于由主机系统102的PSPI从RF控制器252的PSPI接收第N个值。类似地，第二时间窗的第二滚动方差被确定为第(N-M)权重和第(N-M)方差的第(N-M)积，以此类推，直至第(N+P)权重和第(N+P)方差的第(N+P)积的总和，其中P是大于零的整数。另外，在该示出中，第二时间窗与第一时间窗有重叠。确定统计数据以执行SDD的各种其他示例在美国临时专利申请N0.61/737，623中进行了说明，该申请于2012年 12 月 14 日提交，名称为 “METHODS FOR COMPUTATION OF STATISTICS FOR STATISTICALDATA DECIMATION(计算用于统计数据抽取的统计的方法)”，其全部内容通过参考并入本文。
[0099]在多个实施方式中，SDD逻辑块416删除在时间窗接收的变量的任何值，除了该变量的统计值。例如，SDD逻辑块416在主机系统400内从存储设备擦除负载阻抗的虚部的值，除了所述值的中位数。作为另一个示例，SDD逻辑块416在主机系统400内从存储设备擦除频率的值，除了所述值的模式。作为又一个示例，在确定了第一滚动方差之后，从主机系统400的一个或多个存储设备删除第一至N-M-1变量值，其中M是小于N的整数。作为另一个示例，在确定了第二滚动方差之后，可以从一个或多个存储设备删除第一滚动方差。在一些实施方式中，在主机系统102 (图1和2)中不执行抽取。在这些实施方式中,变量的所有值存储在虚拟机等中的主机系统102的一个或多个存储设备内。
[0100]偏置补偿模块418基于统计数据确定偏置的量，以补偿偏置。例如，当确定了统计值在预先确定的范围外时，偏置补偿模块418将统计值调节至范围内。
[0101]在一些实施方式中，偏置补偿模块418基于调节的统计值确定功率和频率，并通过高速端口 415、高速总线412、高速端口 410、MSPI 406和例如C2、C4、C11、C13等通信信道(图2A)提供功率和频率，所述通信信道用于将设定点传送至RF控制器202、204和206 (图2A)以实时控制系统100 (图1)。在各种实施方式中，偏置补偿模块418基于调节的统计值，通过VME通信块422将功率和频率提供给RF发生器的端口，例如以太网端口、EtherCAT端口、USB端口、并行端口、串行端口等。
[0102]微处理器404包含事件/故障检测模块420，以实时检测例如等离子体室128、阻抗匹配电路120、RF传输线130、RF发生器108、112、116等系统100 (图1)内的事件(例如故障)。例如，当确定了统计值在预先确定的范围外时，事件/故障检测模块420确定事件已经在系统100内发生了。事件发生的指示从事件/故障检测模块420通过VME通信块422(例如以太网通信块、EtherCAT通信块)、USB端口、网络接口控制器、串行端口、并行端口、2MHz Tx/Rx,27MHz Tx/Rx,60MHz Tx/Rx (图1)等发送给一个或多个设备，例如RF发生器108、RF发生器112、RF发生器116、远程计算机系统等。远程计算机系统的示例包含由用户操作的计算机、服务器、处理器、手机、智能手机、平板等。用户观看远程计算机系统的显示设备(例如阴极射线管显示器、液晶显示设备、发光二极管显示设备、等离子体显示设备等)上的指示，且可以决定采取动作来解决故障。
[0103]图4B是主机系统450的实施方式的框图，是主机系统102 (图1)的另一个示例。主机系统450类似于主机系统400 (图4A),除了主机系统450包含微处理器452。微处理器452类似于微处理器404 (图4A)，除了微处理器452包含变量模块454。
[0104]变量模块454通过高速端口 410、高速总线412和高速端口 452接收RF传输模型，并通过高速端口 410、高速总线412和高速端口 415从MSPI406接收变量，例如负载阻抗、复V&1、复电压、复电流等。变量模块454基于从MSPI406接收的变量和RF传输模型的特性(例如电容、阻抗等)，在软核DSP408的输出确定变量，例如复V&1、复电压、晶片偏置、离子能量、等离子体电势、复电流、负载阻抗等。例如当通过通信信道C5和C6 (图2A)接收的负载阻抗是Z1，并且RF传输模型的元件的阻抗是Z2时，变量模块454确定在RF传输模型的输出处的阻抗为Zl和Z2的定向和。作为另一个示例，当通过3个通信信道接收的复V&I是复V&I1，并且RF传输模型的复V&I是复V&I2时，变量模块454确定在RF传输模型的输出处的复V&I为V&I1和V&I2的定向和。
[0105]SDD逻辑块416从变量模块454接收变量，并在时间窗以类似如上所述的方式从变量确定统计值。此外，偏置补偿模块418从SDD逻辑块416接收统计值，并基于统计值确定偏置以适用于等离子体室128 (图1)。例如，当确定了统计值在预先确定的阈值外时，偏置补偿模块418将统计值调节至阈值内。偏置补偿模块418以类似如上所述的方式，将从调节的统计值导出的功率和频率发送给一个或多个RF发生器控制器202、204和206的一个或多个PSPI (图2A)。例如，偏置补偿模块418基于调节的统计值确定功率和频率，并通过高速端口 415、高速总线412、高速端口 410、MSPI406和通信信道(例如C2、C4等)将功率和频率提供给RF控制器202。作为另一个示例，偏置补偿模块418基于调节的统计值通过VME通信块422，将功率和频率提供给RF发生器的端口，例如以太网端口、EtherCAT端口、USB端口、并行端口、串行端口等。
[0106]事件/故障检测模块420基于从SDD逻辑块416接收的统计值，检测系统100(图1)内的事件。例如，当确定了统计值在预先确定的阈值外时，事件/故障检测模块420确定事件已经在系统100内发生了。事件发生的指示从事件/故障检测模块420通过VME通信块422发送给一个或多个设备，例如远程计算机系统、RF发生器202、RF发生器204、RF发生器206 (图2A)等。用户观看远程计算机系统的显示设备上的指示，并可以决定采取动作来解决故障。
[0107]图5是被用于示出帮助确定事件(例如等离子体室128 (图1)内的等离子体的无约束(unconfinement))的变量的图表502、504和506的实施方式的图。其他事件的示例包含等离子体室128的电弧、负载阻抗的改变、健康状况的改变等。
[0108]图表502绘制出随着时间变化的晶片偏置(其是在ESC的偏置)。图表502包含基于模型(例如RF传输模型、阻抗匹配模型等)确定的晶片偏置的绘图508。此外，图表502包含由传感器测定的晶片偏置的绘图510。应该注意的是潜在的等离子体无约束在图表502中在绘图508和510内的中断点处可见。
[0109]图表504绘制出当2MHz RF发生器108 (图1)是可操作的(例如接通电源等)并且剩余的RF发生器(例如27MHz RF发生器112 (图l)、60MHz RF发生器116 (图1)等)是不可操作的(例如断电)时候，在模型的输出处确定的随着时间变化的均方根(RMS)电压。在图表504中从绘图505中的中断可见有潜在的等离子体无约束。
[0110]图表506随着时间绘制出在软核DSP 408 (图4A)的输出处的阻抗的幅值，绘制出复电流的幅值(例如均方根等)，且绘制出功率的幅值。图表506包含绘制出随着时间变化的在软核DSP 408的输出处的阻抗的幅值的绘图512。图表506还包含绘制出随着时间变化的在软核DSP 408的输出处确定的复电流的幅值的绘图514。此外，图表508包含绘制出随着时间变化的在软核DSP 408的输出处确定的功率的幅值的绘图516。基于在软核DSP 408的输出处的3个RF参数的改变(例如电流幅值的减小、功率幅值的增大、阻抗的幅值的增大)，确定有事件发生，例如等离子体无约束。每当3个RF参数以如上所述的方式改变时，事件发生。
[0111]要注意的是，尽管参考平行板等离子体室说明了上述实施方式，但在一个实施方式中，上述实施方式适用于其他类型的等离子体室，例如包含电感耦合等离子体(ICP)反应器的等离子体室、包含电子回旋谐振(ECR)反应器的离子室等。例如RF发生器108和RF发生器112被耦接至在ICP等离子体室内的电感器。
[0112]应该注意的是，尽管上述实施方式涉及将RF信号提供给ESC的下电极并将上电极接地；但在若干实施方式中，RF信号被提供给上电极且ESC的下电极接地。
[0113]本文说明的实施方式可以用各种计算机系统配置来实施，计算机系统配置包含手持式硬件单元、微处理器系统、基于微处理器的或可编程的消费电子设备、小型计算机、大型计算机等。实施方式还可以在分布式计算环境中实施，其中任务被经由网络链接的远程处理硬件单元执行。
[0114]考虑到上述实施方式，应该理解的是实施方式可以采用涉及存储在计算机系统的数据的各种计算机实现的操作。这些操作是使用物理量的物理处理的操作。形成实施方式的一部分的本文说明的任何操作是有用的机器操作。实施方式还涉及用于执行这些操作的硬件单元或者装置。所述装置可以为专用计算机专门构造。当定义为专用计算机时，该计算机还可以执行并非专用部分的其他处理、程序执行或者例程，但仍然能够进行专用操作。在一些实施方式中，所述操作可以由通用计算机处理，通用计算机由存储在计算机存储器、缓存中或者通过网络获得的一个或多个计算机程序选择性地激活或配置。当数据通过网络获得时，该数据可以由网络上的其他计算机(例如计算资源的云)处理。
[0115]一个或多个实施方式还可以作为非易失性计算机可读介质(例如存储设备)上的计算机可读代码。非易失性计算机可读介质是可以存储数据的任何数据存储硬件单元，之后可以由计算机系统读出。非易失性计算机可读介质的示例包含硬盘驱动器、网络附加存储(NAS)、ROM、RAM、光盘 ROM (CD-ROM)、刻录 CD (CD-R)、可擦写 CD (CD-RW)、磁带、其他光学和非光学数据存储硬件单元。非易失性计算机可读介质可以包含分布在网络耦合计算机系统上的计算机可读有形介质，以便计算机可读代码以分布式方式存储并执行。
[0116]尽管上述操作以特定顺序说明，但应该理解的是可以在操作之间执行其他杂务操作，或者操作可以被调节，以便其发生在略微不同的时间，或者可以分布在允许在与处理关联的各种间隔发生处理操作的系统中，只要叠加操作的处理以期望的方式执行。
[0117]来自任何实施方式的一个或多个特征可以与任何其他实施方式一个或多个特征组合，而不脱离记载在本公开中所说明的各种实施方式中的范围。
[0118]尽管出于清楚理解目的已在一定程度上详细说明了上述实施方式，但可以知晓的是在所附权利要求的范围内可以进行某些改变和修改。从而，本实施方式被认为是示例性的而非限制性的，且实施方式不限于本文给出的细节，而是可以在所附权利要求的范围和等同原则内修改。
【权利要求】
1.一种总线互连结构，其用于将主机系统与耦接至等离子体室的射频(RF)发生器对接，所述总线互连结构包括: 多个主机端口，其中，所述主机系统的第一和第二端口被用于将功率分量设定和频率分量设定提供给所述RF发生器，所述主机系统的第三、第四、第五和第六端口被用于接收随着时间改变的4个不同的变量； 多个发生器端口，其中，所述RF发生器的第一和第二端口被用于将功率读回值和频率读回值发送给所述主机系统；以及 与所述主机系统集成的采样器电路，所述采样器电路被配置为在所述主机系统的所述第三、第四、第五和第六端口，在选择的时钟沿对信号采样，以捕捉所述RF发生器和所述等离子体室的操作状态数据。
2.如权利要求1所述的总线互连结构，其中，在所述主机系统的所述第三、第四、第五和第六端口被采样的所述信号被重新采样设定数量的次数，以捕捉全并行数据集。
3.如权利要求1所述的总线互连结构，其中，在时钟沿被采样的所述信号少于全并行数据集。
4.如权利要求1所述的总线互连结构，其中，所述主机系统的第七端口被用于提供从选择信号，以选择所述RF发生器来提供数据给所述RF发生器或从所述RF发生器读出数据，其中，所述主机系统的第八端口被用于将时钟信号提供给所述RF发生器，其中，所述主机系统的第九端口被用于与所述RF发生器传输接地信号。
5.如权利要求1所述的总线互连结构，其中，所述主机系统的所述第一端口是功率设定点串行数据输出端口，其中，所述主机系统的所述第二端口是频率设定点串行数据输出端口，其中，所述主机系统的所述第三端口是功率读回串行数据输入端口，其中，所述主机系统的所述第四端口是频率`读回串行数据输入端口，其中，所述主机系统的所述第五端口是负载阻抗实部串行数据输入端口，其中，所述主机系统的所述第六端口是负载阻抗虚部串行数据输入端口。
6.如权利要求1所述的总线互连结构，其中，所述功率分量设定包含功率幅值，所述频率分量设定包含频率值。
7.如权利要求1所述的总线互连结构，其中，所述变量包含: 频率、功率、负载阻抗的实部以及负载阻抗的虚部；或者 频率、电压幅值、电流幅值以及所述电压与电流之间的相位；或者 频率、输送功率幅值以及复伽马值；或者 频率、输送功率幅值以及复负载阻抗；或者 频率以及复正向功率；或者 频率以及复反射功率；或者 频率以及复电压和电流。
8.如权利要求1所述的总线互连结构，其中，所述功率读回值包含功率幅值，所述频率读回值包含频率幅值。
9.如权利要求1所述的总线互连结构,其中,所述采样器电路位于所述主机系统内。
10.如权利要求1所述的总线互连结构，其中，所述选择的时钟沿包含上升时钟沿或者下降时钟沿。
11.如权利要求1所述的总线互连结构，其中，所述变量中的一个的信号的位在下降时钟沿被设定，且在上升时钟沿被锁存。
12.如权利要求1所述的总线互连结构，其中，所述操作状态数据包含表明在所述等离子体室内是否有等离子体无约束的数据、表明在所述等离子体室内是否有电弧的数据、或者其组合。
13.如权利要求1所述的总线互连结构，其中，所述操作状态数据由所述RF发生器的传感器检测。
14.如权利要求1所述的总线互连结构，还包含将所述RF发生器和2个附加的RF发生器连接至所述主机系统的多个通信信道，每个RF发生器通过9个通信信道耦接至所述主机系统。
15.一种总线互连结构，其用于将主机系统与耦接至等离子体室的射频(RF)发生器对接，所述总线互连结构包括: 第一组主机端口，所述第一组主机端口被用于将功率分量设定和频率分量设定提供给所述RF发生器，且所述第一组主机端口被用于接收随着时间改变的不同的变量； 第二组发生器端口，其被用于将功率读回值和频率读回值发送给所述主机系统；以及与所述主机系统集成的采样器电路，所述采样器电路被配置为在所述第一组的所述端口，在选择的时钟沿对信号采样，以捕捉所述RF发生器和所述等离子体室的操作状态数据。
16.如权利要求15所述的总线互连结构，其中，在所述第一组的所述端口被采样的所述信号被重新采样设定数量的次数，以捕捉全并行数据集。
17.如权利要求15所述的`总线互连结构，其中，在时钟沿被采样的所述信号少于全并行数据集。
18.如权利要求15所述的总线互连结构，其中，所述变量包含: 频率、功率、负载阻抗的实部以及负载阻抗的虚部；或者 频率、电压幅值、电流幅值以及所述电压与电流之间的相位；或者 频率、输送功率幅值以及复伽马值；或者 频率、输送功率幅值以及复负载阻抗；或者 频率以及复正向功率；或者 频率以及复反射功率；或者 频率以及复电压和电流；或者 频率、复正向功率以及复反射功率；或者 频率、复电压以及复电流。
19.一种等离子体系统，其包括: 主机系统，其用于提供数据信号； 射频(RF)发生器，其耦接至所述主机系统，所述RF发生器用于基于所述数据信号产生RF信号； 阻抗匹配电路，其用于使所述RF发生器的阻抗与等离子体室的阻抗相匹配； RF传输线，其将所述阻抗匹配电路耦接至所述等离子体室； 总线接口，其将所述主机系统连接至所述RF发生器，所述总线接口包含:第一组主机端口，所述第一组主机端口被用于将功率分量设定和频率分量设定提供给所述RF发生器，且所述第一组主机端口被用于接收随着时间改变的不同的变量； 第二组发生器端口，其被用于将功率读回值和频率读回值发送给所述主机系统；以及与所述主机系统集成的采样器电路，所述采样器电路被配置为在所述第一组的所述端口，在选择的时钟沿对信号采样，以捕捉所述等离子体室和所述RF发生器的操作状态数据。
20.如权利要求19所述的等离子体系统，其中，在所述第一组的所述端口被采样的所述信号被重新采样设定数量的次数，以捕捉全并行数据集。
21.如权利要求19所述的等离子体系统，其中，在时钟沿被采样的所述信号少于全并行数据集。
22.如权利要求19所述的等离子体系统，其中，所述变量包含: 频率、功率、负载阻抗的实部以及负载阻抗的虚部；或者 频率、电压幅值、电流幅值以及所述电压与电流之间的相位；或者 频率、输送功率幅值以及复伽马值；或者 频率、输送功率幅值以及复负载阻抗；或者 频率以及复正向功率；或者 频率以及复反射功率；或者 频率以及复电压和电流；或者` 频率、复正向功率以及复反射功率；或者 频率、复电压以及复电流。
23.如权利要求19所述的等离子体系统，其中，所述主机系统包含统计数据抽取模块，所述统计数据抽取模块用于基于所述变量计算统计数据，所述统计数据抽取模块用于删除除了所述统计数据之外的变量数据。
【文档编号】G06F13/38GK103870420SQ201310689333
【公开日】2014年6月18日 申请日期:2013年12月16日 优先权日:2012年12月14日
【发明者】约翰·C·小瓦尔考 申请人:朗姆研究公司