复数除加运算装置的制作方法

本实用新型属于用于通过计算求函数值的设备或装置技术领域，具体涉及到一种复数除加运算装置。

背景技术：

复数是高数的重要组成部分，在高等数学中，将复数与平面向量联系起来，使复数在许多领域中得到广泛的应用，像数字信号处理，FFT算法，电学，磁学等。研究复数，就是要研究复数的算法。复数的算法中，有复数的除加算法。这种复合的复数的算法较为复杂，它涉及到复数的除法，以及复数的加法运算。研究复数的除加运算很有意义。目前，对于复数的除加运算主要有以下二种：一是用笔来一步一步演算复数的除加运算；二是依靠嵌入式的软件实现复数的除加运算,这种复数的除加运算技术手段存在以下不足：需要浪费大量的时间和精力，需要反复演算，结果容易出错、计算速度不高、成本较高、电路复杂、不具有远程通信接口、物联能力有限。

技术实现要素：

本实用新型所要解决的技术问题在于克服上述复数计算设备的不足,提供一种设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网的复数除加运算装置。

解决上述技术问题采用的技术方案是：具有：对装置进行控制的FPGA电路；PCI Express电路；该电路的输出端接FPGA电路的输入端；RS422驱动电路，该电路的输入端接FPGA电路的输出端。

本实用新型的FPGA电路为：集成电路U1的83脚、81脚～79脚、76脚、71脚、69脚～67脚、61脚、60脚、57脚、56脚、54脚、52脚、48脚～45脚、42脚～40脚、37脚～35脚、32脚、31脚接PCI Express电路，集成电路U1的15脚、62脚、73脚、4脚依次接连接器J1的1脚～4脚，集成电路U4的87脚接晶振Y1的4脚，集成电路U4的92脚、93脚接RS422驱动电路，集成电路U1的82脚、66脚、51脚、34脚、18脚、3脚、39脚、91脚接3V电源，集成电路U1的86脚、38脚、11脚、26脚、33脚、43脚、53脚、59脚、65脚、74脚、78脚、95脚接地，连接器J1的5脚接地，晶振Y1的1脚接3V电源、3脚接地；集成电路U1的型号为EPM3064ATI100-4，晶振Y1的型号为JHY50M。

本实用新型的RS422驱动电路为：集成电路U2的1脚接5V电源、4脚接地、3脚和2脚就集成电路U1的92脚和93脚、5脚和6脚接连接器J2的1脚和2脚、8脚接电阻R1的一端和连接器J2的3脚、7脚接电阻R1的另一端和连接器J2的4脚；集成电路U2的型号为MAX488。

本实用新型的PCI Express电路为集成电路U3的11脚通过电阻R2接地、2脚通过电阻R3接地、3脚接电容C1的一端和连接器P1的26脚、6脚和7脚接连接器P1的24脚和23脚、12脚接电容C2的一端、13脚接电容C3的一端、16脚和15脚接连接器P1的14脚和15脚、21脚和20脚接集成电路U4的5脚和6脚、61脚和23脚以及22脚接集成电路U5的6脚和1脚以及2脚、5脚，集成电路U3的45脚、44脚、24脚、63脚、1脚、33脚、32脚、56脚～58脚、64脚、34脚～41脚、55脚～48脚依次接集成电路U1的83脚、81脚～79脚、76脚、71脚、69脚～67脚、61脚、60脚、57脚、56脚、54脚、52脚、48脚～45脚、42脚～40脚、37脚～35脚、32脚、31脚，集成电路U3的18脚、31脚、47脚、59脚接3V电源，集成电路U1的5脚、29脚、42脚、8脚、14脚接1.8V电源，集成电路U1的4脚、9脚、10脚、17脚、19脚、30脚、43脚、46脚、60脚接地，集成电路U4的8脚接3V电源且1脚～4脚、7脚接地，集成电路U5的8脚和7脚以及3脚接3V电源、4脚接地，连接器P1的36脚和17脚短接、21脚接电容C2的另一端、20脚接电容C3的另一端，连接器P1的1脚、2脚、34脚、35脚接12V电源的正极，连接器P1的10脚、8脚、27脚、28脚接3V电源、地端接地，电容C1的另一端接地；集成电路U3是型号为CH367L、集成电路U4的型号为AT24C02、集成电路U5的型号为AT25F512。

由于本实用新型采用了FPGA电路、RS422驱动电路、PCI Express电路，FPGA电路接收到外部传来的复数操作数数据，PCI Express电路局部总线的控制及转换逻辑启动，产生复数操作数，并将其送入复数除加运算逻辑的输入端，FPGA电路启动串口通信的控制逻辑,将复数运算的结果数据发送出去，本装置具有设计合理、结构简单、外围元器件少、成本低、具有多种对外接口、便于与外围设备联网等优点，可推广应用到复数运算领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是图1中FPGA电路和RS422驱动电路的电子线路原理图。

图3是图1中PCI Express电路的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型复数除加运算装置由FPGA电路、RS422驱动电路、PCI Express电路连接构成，PCI Express电路的输出端接FPGA电路的输入端、FPGA电路的输出端接RS422驱动电路的输入端。

在图2中，本实施例的FPGA电路由集成电路U1、晶振Y1、连接器J1连接构成，集成电路U1的型号为EPM3064ATI100-4，晶振Y1的型号为JHY50M。集成电路U1的83脚、81脚～79脚、76脚、71脚、69脚～67脚、61脚、60脚、57脚、56脚、54脚、52脚、48脚～45脚、42脚～40脚、37脚～35脚、32脚、31脚接PCI Express电路，集成电路U1的15脚、62脚、73脚、4脚依次接连接器J1的1脚～4脚，集成电路U4的87脚接晶振Y1的4脚，集成电路U4的92脚、93脚接RS422驱动电路，集成电路U1的82脚、66脚、51脚、34脚、18脚、3脚、39脚、91脚接3V电源，集成电路U1的86脚、38脚、11脚、26脚、33脚、43脚、53脚、59脚、65脚、74脚、78脚、95脚接地，连接器J1的5脚接地，晶振Y1的1脚接3V电源、3脚接地。

在图2中，本实施例的RS422驱动电路由集成电路U2、电阻R1、连接器J2连接构成，集成电路U2的型号为MAX488。集成电路U2的1脚接5V电源、4脚接地、3脚和2脚就集成电路U1的92脚和93脚、5脚和6脚接连接器J2的1脚和2脚、8脚接电阻R1的一端和连接器J2的3脚、7脚接电阻R1的另一端和连接器J2的4脚。

在图3中，本实施例的PCI Express电路由集成电路U3、集成电路U4、电阻R2、电阻R3、电容C1～电容C3、连接器P1连接构成，集成电路U3是型号为CH367L、集成电路U4的型号为AT24C02、集成电路U5的型号为AT25F512。集成电路U3的11脚通过电阻R2接地、2脚通过电阻R3接地、3脚接电容C1的一端和连接器P1的26脚、6脚和7脚接连接器P1的24脚和23脚、12脚接电容C2的一端、13脚接电容C3的一端、16脚和15脚接连接器P1的14脚和15脚、21脚和20脚接集成电路U4的5脚和6脚、61脚和23脚以及22脚接集成电路U5的6脚和1脚以及2脚、5脚，集成电路U3的45脚、44脚、24脚、63脚、1脚、33脚、32脚、56脚～58脚、64脚、34脚～41脚、55脚～48脚依次接集成电路U1的83脚、81脚～79脚、76脚、71脚、69脚～67脚、61脚、60脚、57脚、56脚、54脚、52脚、48脚～45脚、42脚～40脚、37脚～35脚、32脚、31脚，集成电路U3的18脚、31脚、47脚、59脚接3V电源，集成电路U1的5脚、29脚、42脚、8脚、14脚接1.8V电源，集成电路U1的4脚、9脚、10脚、17脚、19脚、30脚、43脚、46脚、60脚接地，集成电路U4的8脚接3V电源且1脚～4脚、7脚接地，集成电路U5的8脚和7脚以及3脚接3V电源、4脚接地，连接器P1的36脚和17脚短接、21脚接电容C2的另一端、20脚接电容C3的另一端，连接器P1的1脚、2脚、34脚、35脚接12V电源的正极，连接器P1的10脚、8脚、27脚、28脚接3V电源、地端接地，电容C1的另一端接地。

本实用新型的工作原理如下：

系统上电，集成电路U1电路开始初始化工作：包括PCI Express总线控制逻辑，两个复数除法运算逻辑，1个复数加法运算逻辑，串口控制逻辑电路。与此同时，集成电路U3开始初始化，完成PCI Express总线到局部总线软件配置工作。此后，电路接入正常的工作状态。

首先，主控设备发送16字节的数据，数据信号从连接器P1的14脚、15脚输出，输入到集成电路U3，经过集成电路U3的总线转换处理，从集成电路U3的34脚～41脚输出，输入到集成电路U1的45脚～48脚、52脚、54脚、56脚、7脚。

其次，集成电路U1接收16字节的复数数据，并启动复数运算，先进行复数除法运算，16字节的复数数据输入，执行复数除法运算，得到2个4字节复数除法的结果；然后，2个除法的结果再执行复数加法运算，得到加法运算的结果。

最后，集成电路U1启动串口通信的控制逻辑,将复数加法运算的结果发送出去。数据信号从集成电路U1的92脚输出，输入的集成电路U2的3脚，经过集成电路U2的电平变换处理，信号从集成电路U2的5脚、6脚输出，输入到连接器J2的引1脚、2脚，从连接器J2输出复数除加运算的结果。