本发明涉及门控技术的处理器时钟树架构及构建方法。
背景技术：
目前高性能通用数字信号处理器芯片已经成为高速自动控制、图像处理、通信技术、雷达及各种信号处理中的核心部件。应用领域的持续发展对数字信号处理器芯片性能的提出了更高的要求，同时由于其集成度的不断提高，导致处理器芯片的功耗急速增加，低功耗已成为系统性能的一个重要指标，功耗的控制和管理成为处理器设计首要考虑的问题。
数字cmos电路其功耗主要有静态功耗和动态功耗两种。静态功耗主要是漏电功耗引起，而动态功耗大部分来源于电路节点电平翻转时对负载电容充放电的功耗。因此，降低功耗的一种重要思想就是通过在电路设计中添加时钟门控单元以消除电路中冗余状态翻转。这就需要在处理器芯片设计中引入门控技术，对于bwdsp200芯片，用户在使用过程中常常并不需要4核同时运行，而系统时钟在没有门控时钟的情况下是一直在跳变的，会造成不必要的功耗。可以根据芯片的结构和功能，在关键节点上加入门控时钟单元和控制时钟翻转的控制信号，此过程可以通过修改代码，直接例化相应门控单元来实现。通过控制信号来限制空闲状态运算宏的时钟翻转以降低芯片功耗，同时合理设计门控时钟架构，有效降低时钟偏差，提升处理器性能。目前的硬件实现电路一般都由eda工具直接在电路内部产生控制信号，设计者不知道具体门控单元的逻辑和物理位置，对于极大规模的处理器设计有不可控的风险。
技术实现要素：
为克服现有技术问题，本发明提供一种基于门控技术的处理器时钟树架构及构建方法。
一种基于门控技术的处理器时钟树架构，所述时钟树架构包括局部时钟树、全局时钟网格和顶层链；
所述局部时钟树包括根据处理器的每一个运算宏的具体分布位置配置的与运算宏相对应的门控时钟节点，以及用于控制所述门控时钟节点的相应门控时钟单元控制；所述门控时钟单元接收来自全局时钟网格的时钟信息，并根据外部信息控制运算宏内的寄存器翻转；
所述全局时钟网格包括用于连接所述局部时钟树和顶层链并根据所述门控时钟单元的数量配置的缓冲器，所述缓冲器用于同步各个门控时钟单元的时钟信号；
所述顶层链包括用于连接处理器芯片时钟源缓冲器，通过缓冲器将时钟源信息通过全局时钟网格发送给各个所述时钟控制单元。
优选的是，每一个运算宏的时钟输入源点后包括一个总的门控时钟单元，用于控制整个运算宏的翻转；运算宏内的各运算子模块包括与总的门控时钟单元连接的各子模块的门控时钟单元，各子模块的门控时钟单元用于对运算宏内不同运算功能的寄存器进行控制，各子模块的门控时钟单元可单独控制各运算逻辑模块的翻转，通过缓冲器同步时钟源；每个门控时钟单元可承受32个扇出，所述局部树为：从运算宏的时钟输入源点至总的门控时钟单元再至宏内寄存器之间，形成以门控时钟单元和缓冲器构成的树状结构。
优选的是，各运算宏内的门控时钟单元根据运算宏内寄存器的逻辑归属关系配置；在物理位置上，总的门控时钟单元配置于所述全局时钟网格和局部时钟树相结合处，以该节点作为局部时钟树的时钟源点，产生相应的时钟树。
优选的是，所述局部时钟树门控时钟单元用于根据处理器需要的工作状态信息控制相应的门控时钟节点；
所述全局时钟网格的缓冲器以所述顶层链为起点逐级递增。
优选的是，所述全局时钟网格的时钟控制单元根据外部信息控制任意一个或者多个门控时钟节点。
一种基于门控技术的处理器时钟树架构构建方法，所述时钟树构架包括局部时钟树、全局时钟网格和顶层链；在构建时：
s1：配置所述局部时钟树，所述局部时钟树根据处理器的每一个运算宏的具体分布位置配置与运算宏相对应配置的门控时钟节点，并配置用于控制所述门控时钟节点的相应门控时钟单元控制；所述门控时钟单元接收来自全局时钟网格的时钟信息，并根据外部信息控制运算宏内的寄存器翻转；
s2：配置所述全局时钟网格，所述全局时钟网格用于连接所述局部时钟树和顶层链，所述全局时钟网格根据所述门控时钟单元的数量配置相应的缓冲器，所述缓冲器用于同步各个门控时钟单元的时钟信号；
s3：配置所述顶层链，所述顶层链配置用于连接处理器芯片时钟源的缓冲器，通过缓冲器将时钟源信息通过全局时钟网格发送给各个所述时钟控制单元。
优选的是，每一个运算宏的时钟输入源点后配置一个总的门控时钟单元，用于控制整个运算宏的翻转；运算宏内的各运算子模块配置与总的门控时钟单元连接的各子模块的门控时钟单元，各子模块的门控时钟单元用于对运算宏内不同运算功能的寄存器进行控制，各子模块的门控时钟单元可单独控制各运算逻辑模块的翻转，通过缓冲器同步时钟源；每个门控时钟单元可承受32个扇出，所述局部树为：从运算宏的时钟输入源点至总的门控时钟单元再至宏内寄存器之间，形成以门控时钟单元和缓冲器构成的树状结构。
优选的是，各运算宏内的门控时钟单元根据运算宏内寄存器的逻辑归属关系配置；在物理位置上，总的门控时钟单元配置于所述全局时钟网格和局部时钟树相结合处，以该节点作为局部时钟树的时钟源点，产生相应的时钟树。
优选的是，所述局部时钟树门控时钟单元根据处理器需要的工作状态信息控制相应的门控时钟节点；
所述全局时钟网格的缓冲器以所述顶层链为起点逐级递增。
优选的是，所述全局时钟网格的时钟控制单元根据外部信息控制任意一个或者多个门控时钟节点
本发明的有益效果：
本发明提供的基于门控技术的处理器时钟树架构及构建方法基于bwdsp200的4核处理器架构，设计对应于4核架构的时钟树结构，通过全局门控时钟节点设置，采用门控时钟技术对各运算宏单元的时钟进行管理，当4个运算宏中的某个进入空闲状态时，关断相应时钟树分支，降低芯片功耗。根据4个运算宏具体的物理分布位置，在运算宏的周围根据门控时钟单元所能承受的扇出和运算宏内寄存器总数，加入相应个数的门控时钟节点，全芯片则采用全局时钟网格和局部时钟树相结合的时钟树架构，门控时钟单元放置在全局时钟网格和局部时钟树相结合的时钟节点处，实现对时钟分支的有效控制。该架构对门控单元进行有效控制，消除电路冗余状态翻转，使电路更多处于静态而降低芯片功耗，同时合理设计门控时钟架构，有效降低时钟偏差，提升芯片性能。
附图说明
图1为本发明的基于门控技术的处理器时钟树架构的架构示意图；
图2为本发明的基于门控技术的处理器时钟树架构构架流程示意图。
具体实施方式
如图1和图2所示，一种基于门控技术的处理器时钟树架构，本发明基于bwdsp200处理器在全芯片层次上进行顶层时钟架构设计，所述时钟树架构包括局部时钟树、全局时钟网格和顶层链；
所述局部时钟树包括根据处理器的每一个运算宏的具体分布位置配置的与运算宏相对应的门控时钟节点，以及用于控制所述门控时钟节点的相应门控时钟单元控制；所述门控时钟单元接收来自全局时钟网格的时钟信息，并根据外部信息控制运算宏内的寄存器翻转；
所述局部时钟树的门控时钟节点根据运算宏周围的门控时钟单元所能承受的扇出和运算宏内寄存器总数配置，运算宏周围的门控时钟单元根据运算宏内寄存器的逻辑归属关系配置，所述门控时钟单元配置于全局时钟网格和局部树相结合的时钟节点处。局部时钟树是以放置在4个运算宏周围的各关键时钟节点为源点完成的小型时钟树。所述局部时钟树门控时钟单元用于根据处理器需要的工作状态信息控制相应的门控时钟节点。
每一个运算宏的时钟输入源点后包括一个总的门控时钟单元，用于控制整个运算宏的翻转；运算宏内的各运算子模块包括与总的门控时钟单元连接的各子模块的门控时钟单元，各子模块的门控时钟单元用于对运算宏内不同运算功能的寄存器进行控制，各子模块的门控时钟单元可单独控制各运算逻辑模块的翻转，通过缓冲器同步时钟源；每个门控时钟单元可承受32个扇出，所述局部树为：从运算宏的时钟输入源点至总的门控时钟单元再至宏内寄存器之间，形成以门控时钟单元和缓冲器构成的树状结构。
所述门控时钟单元根据运算宏内寄存器翻转控制需求与运算宏内不同运算逻辑模块进行相应连接，即每个运算宏的时钟输入源点后面连接一个总的门控时钟单元，控制整个运算宏的翻转，其后再向宏内各运算子模块延展，连接各子模块的门控时钟单元，实现对运算宏内不同运算功能的寄存器进行分类控制，可单独控制各运算逻辑模块的翻转。
所述全局时钟网格包括用于连接所述局部时钟树和顶层链并根据所述门控时钟单元的数量配置的缓冲器，所述缓冲器用于同步各个门控时钟单元的时钟信号；全局时钟网格用以连接顶层链和局部时钟树，实现整个时钟网络的贯通。所述全局时钟网格的缓冲器以所述顶层链为起点逐级递增，从而实现由一个时钟源输入多个时钟源同步输出。
所述顶层链包括用于连接处理器芯片时钟源缓冲器，通过缓冲器将时钟源信息通过全局时钟网格发送给各个所述时钟控制单元。同时在顶层时钟源和各运算宏的时钟输入处加入总的时钟控制单元，以实现运算宏的整体时钟关断和运算宏内局部时钟关断。
本发明同时提供一种基于门控技术的处理器时钟树架构构建方法，本发明的门控时钟树架构设计采用自底向上的过程，先构建底层接近零偏差的小型局部时钟树，再构建顶层的全局时钟网格；
所述时钟树构架包括局部时钟树、全局时钟网格和顶层链；在构建时：
s1：配置所述局部时钟树，所述局部时钟树根据处理器的每一个运算宏的具体分布位置配置与运算宏相对应配置的门控时钟节点，并配置用于控制所述门控时钟节点的相应门控时钟单元控制；所述门控时钟单元接收来自全局时钟网格的时钟信息，并根据外部信息控制运算宏内的寄存器翻转；根据4个运算宏具体的物理分布位置，将每个运算宏的时钟输入端点所连接的总的门控时钟单元放置于所对应运算宏分布范围的中心位置，以该位置作为局部时钟树的时钟源点，从此点至运算宏内各寄存器，形成以门控时钟单元和缓冲器构成的树状结构的局部时钟树。运算宏周围的门控时钟单元根据运算宏内寄存器的逻辑归属关系配置；所述门控时钟单元配置于全局时钟网格和局部树相结合的时钟节点处，所述局部时钟树门控时钟单元根据处理器需要的工作状态信息控制相应的门控时钟节点。
s2：配置所述全局时钟网格，所述全局时钟网格用于连接所述局部时钟树和顶层链，所述全局时钟网格根据所述门控时钟单元的数量配置相应的缓冲器，所述缓冲器用于同步各个门控时钟单元的时钟信号；所述全局时钟网格的缓冲器以所述顶层链为起点逐级递增；所述全局时钟网格的时钟控制单元根据外部信息控制任意一个或者多个门控时钟节点。
s3：配置所述顶层链，所述顶层链配置用于连接处理器芯片时钟源的缓冲器，通过缓冲器将时钟源信息通过全局时钟网格发送给各个所述时钟控制单元。顶层链用于将时钟信号从时钟源至芯片的中心位置，以实现时钟分布的均衡，主要通过逐级添加缓冲器单元来实现。全局网格用以连接顶层链和局部树，实现整个时钟网络的贯通，在实现上，是将之前局部树的时钟源设定为时钟网络的终结点，通过eda工具的h-tree设计功能完成时钟树网格的设计。
为得到更小时钟偏差和更小的时钟总延迟，可调整顶层链、全局网格上缓冲器的放置位置和大小，以及调整时钟网络上各部分的金属线宽，一般高层的金属线更宽更厚，电阻值更小，更适合用于时钟树，同时在满足驱动能力要求的情况下，尽量降低时钟网络上的驱动缓冲器的数量以降低功耗。最终，对整个时钟结构进行布线，并清除时钟网格中未用到的金属线，即修剪掉冗余的树干和树枝，减少电容和防止天线效应，同时进一步降低功耗。
以上所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案作出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。