一种基于FLASH的低功耗MCU芯片装置的制作方法

本实用新型涉及芯片技术领域，具体是一种基于FLASH的低功耗MCU芯片装置。

背景技术：

对于芯片设计来说，在设计目标上往往存在冲突，即它们的性能要足够强大，同时功耗又要足够低。本实用新型提出一种基于FLASH的低功耗MCU芯片设计方案，在芯片中的通过FLASH接口管理模块对FLASH存储器进行低功耗的读时序控制，能够节省FLASH存储器的功耗，从而使MCU芯片适用于低功耗应用要求。在MCU芯片设计中，当采用速度不同的FLASH的IP时，可以通过改变MCU芯片中延时控制单元的延时，从而获得合适FLASH操作的接口时序，因而本方案具有强的实用性。

技术实现要素：

本实用新型的目的在于提供一种基于FLASH的低功耗MCU芯片装置，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种基于FLASH的低功耗MCU芯片装置，包括FLASH存储器、FLASH接口控制模块、复位产生模块、芯片配置控制单元和MCU内核，所述FLASH存储器连接FLASH接口控制模块，FLASH接口控制模块还分别连接复位产生模块、芯片配置控制单元和MCU内核。

作为本实用新型的进一步方案：还包括负责产生芯片工作所需要的工作时钟的时钟产生模块，时钟产生模块分别连接FLASH接口控制模块和MCU内核。

与现有技术相比，本实用新型的有益效果是：本实用新型在芯片中通过FLASH接口管理模块对FLASH存储器进行低功耗的读时序控制，能够节省FLASH存储器的功耗，从而使MCU芯片适用于低功耗应用要求。在MCU芯片设计中，当采用速度不同的FLASH的IP时，可以通过改变MCU芯片中延时控制单元的延时，从而获得合适FLASH操作的接口时序，因此具有强的实用性。

附图说明：

图1为本实用新型的整体框图；

图2为FLASH接口控制模块的框图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

请参阅图1-2，一种基于FLASH的低功耗MCU芯片装置，包括FLASH存储器、FLASH接口控制模块、复位产生模块、芯片配置控制单元和MCU内核，所述FLASH存储器连接FLASH接口控制模块，FLASH接口控制模块还分别连接复位产生模块、芯片配置控制单元和MCU内核。

还包括负责产生芯片工作所需要的工作时钟的时钟产生模块，时钟产生模块分别连接FLASH接口控制模块和MCU内核。

本实用新型的工作原理是：MCU芯片内部包括时钟产生模块（CLK_GEN）、复位产生模块（RST_GEN）、FLASH存储器、FLASH接口控制模块（FLASH_INTF）、芯片配置控制单元（CFG）、MCU内核（CORE）。时钟产生模块（CLK_GEN）负责产生芯片工作所需要的工作时钟。当MCU内核请求读取存储于FLASH中某一地址对应的内容时，MCU内核（CORE）输出有效的读FLASH请求信号（fls_rd），同时输出对应的读地址信号（fls_adr）。当FLASH接口控制模块（FLASH_INTF）检测到有效的读FLASH请求信号（fls_rd）时，将产生FLASH存储器所需的低功耗接口时序，从FLASH中把相应地址单元的值读回，并且将读回的值（fls_din）输送到MCU内核（CORE）。芯片配置控制单元（CFG）负责对芯片全局性配置进行控制。在本设计中，这些全局性配置控制信息包括用于控制芯片中FLASH接口模块中的各延时控制单元的延时控制信息（dly_ctrl1、dly_ctrl2、dly_ctrl3）。

FLASH接口控制模块（FLASH_INTF）负责管制管理读FLASH存储器所需的接口时序。fls_cs为FLASH存储器的选通信号；fls_rd为FLASH读请求脉冲信号；fls_adr为FLASH读请求地址信号；fls_dout为FLASH读返回数据信号。读FLASH时，接口时序必须要满足FLASH存储器的选通信号(fls_cs)相对于FLASH读请求脉冲信号(fls_rd)的建立时间的要求，同时还要满足 FLASH存储器的选通信号(fls_cs)相对于FLASH读请求脉冲信号(fls_rd)的保持时间的时序要求。读FLASH存储器操作涉及到FLASH存储的三种功耗模式。当FLASH存储器的选通信号为低电平状态(fls_cs=0)时，FLASH存储器处于standby模式。当FLASH存储器的选通信号为高有效状态(fls_cs=1)且FLASH读请求脉冲信号为低电平状态（fls_rd=1）时，FLASH存储器处于read模式。当FLASH存储器的选通信号为高有效状态(fls_cs=1)且FLASH读请求脉冲信号为低电平状态（fls_rd=0）时，FLASH存储器处于static模式。不同的IP提供商提供的FLASH存储器的在功耗、性能上有差别。FLASH处于standby模式时，功耗最少。static模式的功耗要比standby模式大，比read模式功耗小。在MCU芯片设计中，为了有利于芯片中数字逻辑的设计，MCU内核工作时钟（clk_mcu）的占空比一般为50%。在一般的MCU芯片的设计中，当MCU芯片处于运行状态时，会将FLASH存储器的选通信号一直保持为高有效状态，同时使用MCU内核工作时钟（clk_mcu）作为FLASH读请求脉冲信号（fls_rd）。在这种设计方案里，当MCU芯片处于运行状态时，FLASH存储器交替处于功耗较高的read模式与static模式。

本实用新型提出一种基于FLASH的低功耗MCU芯片设计方案，在MCU芯片设计中，通过MCU芯片内部的FLASH接口管理模块，可以对FLASH存储器进行智能的功耗模式管理。读取FLASH存储器时，在满足应用要求的MCU芯片运算处理速度，并且满足FLASH存储器所要求的接口时序约束的前提下，通过使FLASH存储器在尽量短的时间里面处于功耗较高的read模式，在尽量长的时间里面处于功耗较低的standby模式，从而使MCU芯片的总功耗更低，使MCU芯片可以应用于对功耗要求更低的应用场合。

FLASH接口控制模块的设计原理如图 2所示。FLASH接口管理模块根据芯片配置控制单元（CFG）传输过来的延时控制单元的延时控制信息（dly_ctrl1、dly_ctrl2、dly_ctrl3）对FLASH接口控制模块（FLASH_INTF）中延时单元的输出延时进行控制。MCU内核时钟clk_mcu经过延时控制单元1（DLY_CTRL_1）后，输出一次延时信号clk_mcu_dly1，一次延时信号clk_mcu_dly1相对于MCU内核时钟clk_mcu的延时时间为dly1，可以通过延时控制信息（dly_ctrl1）对延时时间为dly1进行调控。一次延时信号clk_mcu_dly1经过延时控制单元2（DLY_CTRL_2）后，输出二次延时信号clk_mcu_dly2，二次延时信号clk_mcu_dly2相对一次延时信号clk_mcu_dly1的延时时间为dly2，可以通过延时控制信息（dly_ctrl2）对延时时间为dly2进行调控。二次延时信号clk_mcu_dly2经过延时控制单元3（DLY_CTRL_3）后，输出三次延时信号clk_mcu_dly3，三次延时信号clk_mcu_dly3相对二次延时信号clk_mcu_dly2的延时时间为dly3，可以通过延时控制信息（DLY_CTRL_3）对延时时间为dly3进行调控。如图 2所示，二次延时信号clk_mcu_dly2经过反相器取反后，与MCU内核时钟clk_mcu一起连接到两输入与门的输入端，与门的输出信号作为读FLASH存储器的读请求脉冲信号（fls_rd）来驱动FLASH存储器接口。三次延时信号clk_mcu_dly3经过反相器取反后，与MCU内核时钟clk_mcu一起连接到两输入与门的输入端，与门的输出信号作为FLASH存储器的选通信号（fls_cs）来驱动FLASH存储器接口。通过改变延时控制信息（dly_ctrl1、dly_ctrl2、dly_ctrl3）对FLASH接口控制模块（FLASH_INTF）中延时单元的输出延时进行控制，可以使读请求脉冲信号（fls_rd）满足脉宽大于最小脉宽时长的要求，同时使其脉宽尽量更小，可以使在读取FLASH存储器过程中，FLASH存储器只在相对较短的时间里处于功耗相对较高的read功耗模式。并且，通过在读取FLASH存储器的数据成功返回后，将FLASH存储器的选通信号（fls_cs）关闭，从而使FLASH存储器只在相对较短的时间里处于功耗相对较高的static功耗模式，其余时间里，FLASH存储器都处于功耗相对较低的standby功耗模式，因此可以大大降低MCU芯片的功耗。