专利名称：运动估算芯片的处理元件装置的制作方法
技术领域：
本发明涉及一种执行一个运动估算芯片的主运算的处理元件装置。更具体地说，涉及这样一种运动估算芯片的处理元件装置，其能通过利用其结构将获得绝对值的处理包含在获得差值及累加值的处理中而工作，从而缩小芯片尺寸并降低其功耗。
一般说来，运动估算方法通常用于通过在可视电话、电视会议系统、或视频编码器的连续图象中去除相同部分及留取相异部分而压缩要传送的数据量。此种运动估算方法可由多种不同途径来实现。一个全区域搜索块匹配算法因具有良好的性能并便于实施而通常被采用。
在上述方法中，图象被块单元分割开来。假设块上所有象素同等地运动，则对在一个搜索区域内所有可能的运动得到匹配度，并且图象的一特定块中对前一个图象的运动被选作具有最小匹配度的运动矢量。在匹配度中有MAE(平均绝对误差)和MSE(均方误差)。主要采用的是便于硬件实施的MAE。MAE定义为对一个块内的所有象素将当前图象和前一图象的全部绝对块象素值相加。MAE表达如下Error(i,j)-Σm-1MΣn-1N|Ik(m,n)-Ik-1(m-i,n-j)|...(1)]]>Min=mini,j(Error(i,j))...(2)]]>
这里，Ik(m，n)为一个M×N大小的当前块的象素值，Ik-1(m，n)为前一图象的一搜索区域内的一象素值，(i，j)为运动矢量的待选值，有各种情况。表达式(2)表示获得由表达式(1)得到的误差值的最小值(min)及以一个新的最小值(Min)取代该最小值。就是说，表达式(1)和(2)用来找出当前图象与前一图象的相似性。
附
图1描绘了一个实现上述运动估算方法的处理器的传统实施例的结构，该处理器包括相减部分10′，用于获得两数据输入的差值；绝对值处理部分20′，用于将相减部分10′相减得到的数据存储在第一寄存器1’中，通过绝对值处理器4对绝对值进行处理，并将处理过的绝对值存储在第二寄存器2’中；以及包含用于利用第三寄存器3’将所有块相加的累加器5’的运算部分30’。
然而，在传统结构中，在通过两象素值相减来获得绝对值的处理中出现了重复，从而造成了芯片尺寸的扩大和电能的浪费。
另一方面，这种数据处理装置已被美国专利第4，823,292号所披露，其题目是“具有节能时钟装置的数据处理装置”。该发明的数据处理装置具有一个工作模式和一个停止模式，在后一模式中，有一个存储器或计时器在工作而其余的元件处于非工作状态。当该数据处理装置处于停止模式中时，该装置变为一预备模式；而当其处于工作模式，该装置将接通至一个振荡器，该振荡器将维持该工作模式状态。在停止模式下，停止信号以软件方式由一个检测器输出至一开关装置。因此，适于预备模式的电能通过开关装置被提供给振荡器以减少功耗。也就是说，当数据从外围设备中输入到一数据接收单元中时，一个全工作功率通过开关装置被提供给了振荡器，而当接收完数据后，又通过开关装置按停止模式向数据处理元件提供电能，以此来降低能量消耗。然而，上述发明不适用于本发明所述的运动估算芯片的处理元件。
为了解决上述问题，本发明的目的是提供一种运动估算芯片的处理元件装置，使其能利用其结构，通过将获得绝对值的处理包含在获得差值及累加值的处理中而工作。
为了实现这个目的，提供了一种运动估算芯片的处理元件装置，其中的块匹配度是通过利用反码的相减、对相减结果进行同运算并将其储存在寄存器内及将进位包括于累加器中而计算的，该装置包括一个相减部分，用于利用反码获得两数据输入的差值；一个异非加法器，用于对减得的数据进行同运算；一个绝对值处理部分，由一个用于存储该异非加法器的输出的第一寄存器和一个用于存储一进位值的第二寄存器组成；以及一个累加器，用于利用一第三寄存器并行地累加存储于第一寄存器中的值和存储于第二寄存器中的数据。
本发明的上述目的及优点将会在以下参照附图所做的详细说明中更为显而易见。在附图中，图1是说明运动估算芯片的传统处理元件装置的方框图；图2是说明根据本发明的运动估算芯片的处理元件装置的方框图；图3及图4是说明本发明实施例的方框图。
首先，表1示出了利用反码相减的例子，是用于两个两位数A和B的。
如表1所示，为了利用反码来求两个数的差值是可能通过一个数或另一个数求反来进行的。当相加而得的进位出现时，结果值为正值且它的绝对值为将相加结果除去进位值以外的部分加1。如果不存在进位，则结果值是负值，且绝对值为相加结果求反。在上述例子中，我们仅就两位数字的情况进行了说明，如果扩展到任意长位数，两个数的差的绝对值也可通过利用反码进行相减运算来计算。
参看图2，本发明的运动结算芯片的处理元件装置包括相减部分10，用于利用反码来获得两数据输入的差值；异非加法器Q1，用于对减得的数据执行同运算；绝对值处理器20，由第一寄存器1和第二寄存器2组成，该二寄存器分别用于存储异非加法器Q1的输出值和存储一进位值；及累加器5，用于利用第三寄存器3并行地累加存储于第一寄存器1中的值及存储于第二寄存器2中数据。
图3所示为本发明的一个实施例，其包括减法器10，用于利用反码获得两数据输入的差值；绝对值处理器20，由用于存储该减得的数据的第一寄存器1和用于存储一进位值的第二寄存器2及用于对第一和第二寄存器内的结果值执行同运算的异非加法器Q1组成；及累加器5，用于利用寄存器3并行地累加第一寄存器1中存储的数据和经由异非加法器Q1所得到数据。
图4是本发明的另一个实施例，在无需进行快速操作时，其能够在一个周期内执行完全部功能，而不用在寄存器内存储一个中间值。该实施例包括相减部分10，用于利用反码来获得两数据输入的差值；绝对值处理器，包括用于对相减得的数据和一个进位值进行同运算的异非加法器Q1；及累加器5，用于利用寄存器1并行地累加该进位值和该同运算的结果。
具有上述结构的本发明改进了一个运动估算芯片的处理元件装置的结构，使得芯片尺寸被大大地减小。换句话说，芯片尺寸的减小幅度相当于异非加法器与构成图1中的寄存器及绝对值处理器的逻辑电路之间的差别。例如，当一个象素由8位数字表示时，4个寄存器由8个触发器构成，这相当于50个以上的二输入与非门。因此，利用示于图2至4的实施例可以减少至少60个门。
由于一个运动估算芯片由多个处理器构成，本发明可大大缩小芯片的尺寸，因而提高了生产率并降低了功耗。
表权利要求
1.一种运动估算芯片的处理元件装置，包括一个相减部分，用于利用反码获得两个数据输入的差值；一个异非加法器，用于对该相减得的数据进行同运算；一个绝对值处理部分，由用于存储所述异非加法器的输出值的第一寄存器及用于存储一个进位值的第二寄存器组成；一个累加器，用于利用一个第三寄存器并行地累加存储在所述第一寄存器中的值和存储在所述第二寄存器中的数据。
2.如权利要求1的一种运动估算芯片的处理元件装置，其特征是，所述的绝对值处理部分包括一个第一寄存器，用于存储该相减得的数据；一个第二寄存器，用于存储该进位值；及一个异非加法器，用于对所述第一和二寄存器的结果值进行一同运算。
3.如权利要求1的一种运动估算芯片的处理元件装置，其特征是，所述绝对值处理部分具有一个异非加法器，用于对该相减得的数据及进位值进行一同运算。
4.一种运动估算方法，其特征是，通过使用运动估算芯片的处理元件装置的结构，将用于获得绝对值的处理包括在用于在获得差值及累加值的处理中。
全文摘要
一种运动估算芯片的处理元件装置，包括一个相减部分，用于利用反码来获得两输入数据的差值；一个用于对该差值执行同运算的异非加法器；一个含有两个寄存器的绝对值处理器，第一寄存器用来存储异非加法器的输出值，第二寄存器用来存储一个进位值；及一个累加器，用于利用第三寄存器将前两个寄存器内数据并行地累加。使用此种结构，能将获得绝对值的处理包括在获得差值及累加值的处理中，从而缩小了芯片尺寸，并降低了功耗。
文档编号G06F1/00GK1147102SQ9511696
公开日1997年4月9日 申请日期1995年9月14日 优先权日1994年12月31日
发明者金应烈 申请人:现代电子产业株式会社