功率选通高速缓存存储器的一部分的制作方法
【专利说明】功率选通高速缓存存储器的一部分
【背景技术】
[0001] 处理器功率耗散对于从低端移动处理器到高端服务器处理器的各种类型的处理 器成为问题。在处理器组件之中，高速缓存存储器是处理器的面积以及晶体管数的主要部 分，并耗费大量的泄漏功率。例如，对于典型的市场上销售的多核处理器，40%的总泄漏功 率是由于末级缓存（LLC)和互连。
[0002] 尽管通过关掉高速缓存存储器的某些部分来降低高速缓存的泄漏功率可以降低 处理器功耗，但是，在实践中难以关掉LLC的同等部分，因为它通常被实现为共享存储器结 构，在该结构中，系统的所有存储器地址的一部分被静态地映射到每一 LLC部分。如此，即 使多核处理器的一个核正在操作，所有LLC切片都在活跃中，以服务被映射到切片的存储 器请求。如此，对于当前处理器中的高速缓存存储器，功率节省机会有限。
[0003] 附图简述
[0004] 图1是根据本发明实施例的系统的一部分的框图。
[0005] 图2是根据本发明实施例的多区块多处理器的一个区块的框图。
[0006]图3是根据本发明的一个实施例的执行自适应本地高速缓存功率管理中涉及的 组件的高级别架构框图。
[0007] 图4是根据本发明一实施例的方法的流程图。
[0008] 图5是根据本发明的一个实施例的处理器核的框图。
[0009] 图6是根据本发明一实施例的多核处理器的框图。
[0010] 图7是根据本发明一实施例的系统的框图。
【具体实施方式】
[0011] 在各实施例中，诸如多区块芯片多处理器（CMP)之类的多核处理器可以配备有多 级别高速缓存存储器层次结构。在此层次结构中，高速缓存存储器的每一级别都可以排列 为私有的部分，每一私有的部分都与给定核或其他高速缓存代理相关联。如此，实现专用高 速缓存组织，以允许使与高速缓存代理相关联的本地LLC部分或切片在某些情况下能够被 动态地功率选通的实施例。如下文所描述的，LLC切片的这种动态功率选通可在存在下列 情况中的至少一种时发生：（i)相关联的核处于低功率状态（诸如给定睡眠状态）；以及，
[11] 层次结构中的较低高速缓存级别（例如，中级高速缓存（MLC))为在核上运行的应用或 其他工作负荷的执行提供足够的容量。如此，总的芯片功率可以显著降低。虽然此处所描 述的各实施例是相对于对LLC的功率选通，但是，可以理解在其他实施例中，可以功率选通 多级别高速缓存层次结构的不同级别。
[0012] 现在参考图1，所示是根据本发明的实施例的系统的一部分的框图。如图1所示， 系统100可以包括各种组件，包括处理器110,如图所示，该处理器110是多核处理器。处理 器110可以通过外部电压调节器160耦合到电源150,调节器160可以执行第一电压转换， 以向处理器110提供经初步调节的电压。
[0013] 可以看出，处理器110可以是包括多个区块1203-120"的单管芯处理器。每一区块 都包括处理器核以及相关联的专用高速缓存存储器层次结构，在某些实施例中，该层次结 构是带有低级高速缓存、MLC以及LLC的三级层次结构。另外，每一个区块还可以与单个电 压调节器125a-125 n相关联。相应地，可以提供完全集成的电压调节器（FIVR)实现，以允 许对每一个单个区块的电压进行细粒度的控制，因而对功率和性能进行细粒度的控制。如 此，每一个区块都可以在独立电压和频率下操作，允许大灵活性，并提供用于平衡功耗与性 能的广泛的机会。当然，各实施例也同样应用于没有集成的调压器的处理器包。
[0014] 仍参考图1，额外的组件可以存在于处理器内，包括输入/输出接口 132、另一接口 134以及集成的存储器控制器136。可以看出，这些组件中的每一个都可以由另一集成的电 压调节器125 x来供电。在一个实施例中，接口 132可以符合丨ntel?快速路径互连（QPI)协 议，该协议在高速缓存一致性协议中提供点对点（PtP)链路，该高速缓存一致性协议包括 多个层，包括物理层、链路层以及协议层。接口 134又可以符合外围组件互连快速（PCIe?) 规范，例如，PCI Express?规范基础规范版本2. 0 (2007年1月17日）。
[0015] 还示出了功率控制单元（P⑶)138,该功率控制单元（P⑶)138可包括针对处理器 110执行功率管理操作的硬件、软件和/或固件。在各实施例中，PCU 138可包括执行根据 本发明的一个实施例的自适应本地LLC功率控制的逻辑。此外，PCU 138还可以通过专用 接口耦合到外部电压调节器160。如此，PCU 138可以指示电压调节器向处理器提供请求的 被调节的电压。
[0016] 尽管为便于说明未示出，但是，可以理解，额外的组件可以存在于处理器100内， 诸如非核逻辑、及其他组件，诸如内部存储器，例如，嵌入式动态随机存取存储器（eDRAM)， 等等。此外，尽管在图1的实现中是利用集成的电压调节器示出的，但是，各实施例不是限 制性的。
[0017]虽然参考特定集成电路（诸如在计算平台或处理器中）描述了下列实施例，但其 他实施例也适用于其他类型的集成电路和逻辑设备。在此描述的实施例的相似的技术和 教导可适用于也可受益于更好能效和节能的其它类型的电路或半导体器件。例如，所披露 的实施例不限于任何具体类型的计算机系统，并也可用于其它设备，例如手持设备、芯片上 系统（SoC)以及嵌入式应用。手持设备的一些例子包括蜂窝电话、互联网协议设备、数字相 机、个人数字助理（PDA)和手持PC。嵌入式应用一般包括微控制器、数字信号处理器（DSP)、 网络计算机（上网本）、机顶盒、网络集线器、广域网（WAN)交换机或能执行下面教示的功能 和操作的任何其它系统。此外，本申请中描述的装置、方法和系统不限于物理计算设备，而 是也涉及用于节能和能效的软件优化。如将在以下描述中变得显而易见的，本文描述的方 法、装置和系统的实施例（无论是关于硬件、固件、软件还是它们的组合）对于"绿色技术" 未来是至关重要的，诸如对于包含US经济大部分的产品的节能和能量效率。
[0018] 注意，此处所描述的由本地LLC功率控制实现的电能节省可以独立于基于操作系 统（0S)的机制，诸如高级配置和平台接口（ACPI)标准（例如，2006年10月10日发布的 Rev. 3. Ob)，并与其互补。根据ACPI，处理器可以操作在各种性能状态或级别，即，从P0到 PN。一般而言，P1性能状态可以对应于可以由0S请求的最高保证的性能状态。除此P1状 态之外，0S还可以请求较高性能状态，即，P0状态。如此，此P0状态可以是机会性状态，其 中，当有电能和/或热预算可用时，处理器硬件可以配置处理器或其至少一些部分，以便以 高于保证的频率操作。在许多实现中，处理器可包括多个所谓的高于保证的最大频率（也 被称为P1频率）的元频率（bin frequency)。另外，根据ACPI，处理器还可以在各种功率 状态或级别下操作。相对于功率状态，ACPI指定不同的功率消耗状态，一般被称为C状态， CO, C1到Cn状态。当核活跃时，它在C0状态运行，而当核空闲时，它可以被置于核低功率 状态，也叫做核非零C状态（例如，C1-C6状态），每一个C状态都处于低功率消耗级别（以 便C6是比C1更深的低功率状态，等等）。当多核处理器的所有核都处于核低功率状态时， 可以将处理器置于封装低功率状态，诸如封装C6低功率状态。此封装低功率状态是比核C6 状态更深的低功率状态，因为额外的处理器电路可以被关闭，诸如包括锁相回路（PLL)的 某些时钟生成电路。
[0019] 现在参照图2,其中示出了根据本发明一实施例的多区块CMP的区块的框图。如 图2所示，区块200包括可以跨CMP的每一区块复制以提供多处理能力的各种组件。在图2 的实施例中，区块200包括核210,在不同的实施例中核210可以是有序核或无序核。在一 个实施例中，核210可以具有包括用于实现指令集架构（ISA)的处理器逻辑和电路的微架 构。因此，具有不同微架构的诸个处理器可共享公共指令集的至少一部分。例如，来自位于 加利福尼亚州圣克拉拉市的英特尔公司的INTEL?奔腾四（Pentium 4)处理器、Intel?酷 睿（Core?)处理器、以及来自加利福尼亚州桑尼威尔（Sunnyvale)的超微半导体有限公司 (Advanced Micro Devices, Inc.)的诸多处理器执行几乎相同版本的x86指令集（在更新 的版本中加入了一些扩展），但具有不同的内部设计。类似地，由其他处理器开发公司（诸 如，ARM控股有限公司、MIPS或它们的授权方或兼容方）所设计的诸多处理器可共享至少一 部分公共指令集，但可包括不同的处理器设计