一种检查时钟树综合结果瓶颈从而提高综合质量的方法
【技术领域】
[0001]本文提出一种提高时钟树综合质量的方法，通过检查时钟树综合结果中的“瓶颈路径”，定位限制时钟传输延迟的关键原因，并结合图形化的方式找到解决方案，减少时钟传输延迟。本发明属于EDA设计领域。
【背景技术】
[0002]随着制造工艺的发展和集成电路设计规模的扩大，后端物理设计越来越依赖于EDA (电子设计自动化)工具的辅助。时钟信号控制着电路中所有同步单元的工作，时钟树综合是后端物理设计中重要的一环，其结果好坏决定着系统能否正常工作以及系统的工作性能优劣。在复杂的时钟系统中，受到EDA工具的限制，时钟树综合结果难以进行分析和优化。
[0003]通常一个时钟结构包括时钟定义点、组合逻辑单元(例如门控时钟单元)，同步单元(例如触发器单元)等。一个时钟组包括有多个时钟，时钟组内的同步单元通常要求时钟信号从时钟定义点发出后同时到达同步单元。时钟传输延迟是衡量时钟树综合质量的一个重要指标，影响着整个系统的运行速度、功耗和可靠性。它的大小往往受到从时钟定义点到同步单元的路径上经过的组合逻辑单元个数，以及单元在芯片上的物理布局位置分布等多方面的影响。
[0004]业界普遍的时钟树综合EDA工具，都是力图平衡从时钟定义点到同步单元的各条路径的延迟。其实现方法是在时钟传输短路径上插入一些缓冲器单元，补充延迟来缩小和时钟传输长路径的差异。然而仅从最终的时钟树综合结果上看，并不能保证时钟信号延迟值最大的路径就是限制时钟传输延迟的关键路径。我们在这里提出了一种方法，定义了“瓶颈路径”的概念。通过寻找并优化瓶颈路径，来真正缩短时钟传输延迟，提高系统性能质量。
【发明内容】
[0005]本发明提出一种提高时钟树综合质量的方法，这种方法通过寻找时钟信号传输的“瓶颈路径”，针对瓶颈路径上的单元，结合图形化显示版图和时钟结构的方法，方便设计者找出真正限制时钟传输延迟的原因，并采用相应的解决方案进行优化。
[0006]图1显示了版图中两条时钟信号传输路径，其中一条是真正的“瓶颈路径”，它的延迟时间决定了最终的时钟传输延迟；而另外一条路径上，缓冲器单元被插入用以补充延迟，来弥补传输长路径和传输短路径的延迟差值。从时钟树综合结果来看，所要寻找的“瓶颈路径”并不一定是延迟最大的路径，因为综合工具会在传输短路径上插入缓冲器单元来增加延迟。
[0007]定艾:“瓶颈路径”是指时钟信号从时钟源定义点到接收端同步单元的一条传输路径，这条路径上包含的用以补充延迟的缓冲器单元个数最少(或延迟值最小)。
[0008]图2给出了缓冲器单元插入的目的之一:补充延迟，减小时钟传输长路径和传输短路径之间的延迟差别。传输长路径上通常包含有较多的组合逻辑单元，而在传输短路径上，时钟树综合工具会通过缓冲器单元插入的方法，平衡传输长路径和传输短路径上的延迟，保证时钟信号同时到达各个同步单元。这种情况下，时钟传输长路径就是需要优化的“瓶颈路径”。
[0009]时钟树综合工具会采用不同的方式来插入缓冲器单元以增加延迟时间。图1中显示的缓冲器单元是分布在同一区域呈链状方式首尾相连。图3给出了另外一种形式，缓冲器单元是呈散落分布，形成Zig-Zag (之字形分布)，同样达到了增加时钟延时的目的。
[0010]还有一种原因，时钟树综合工具会插入缓冲器单元，这通常受单元物理布局位置的影响。如图4所示，当单元的物理布局位置分布较远，为了保证时钟信号的完整性(即transit1n时间要限制在一定范围内)，时钟树综合工具也会插入缓冲器单元进行信号中继。但这时候的目的是用于保证时钟信号transit1n时间，而不是补充传输延迟。
[0011]综上所述，寻找“瓶颈路径”的关键在于时钟树综合工具插入缓冲器单元的作用，判断其目的是在于保证transit1n时间还是在于增加传输延迟。可以采用下面的方法进行判断:
^在给定时钟中，选取传输延迟较大的数条传输路径(通常可取Top 10%)
1针对某条传输路径，统计路径上的缓冲器单元个数N1 (或延迟值D1)
1删除路径上的所有缓冲器单元，扫描路径上的组合逻辑单元，如果有transit1n时序违反，插入必要的缓冲器单元进行信号中继，个数为N2 (或延迟值D2)
1计算差值N1-N2 (或D1-D2)，差值最小的传输路径就是“瓶颈路径”
得到“瓶颈路径”之后，可以结合物理版图的图形化显示，如果路径上单元物理位置分布不合理，可以进行物理布局调整；如果路径上经过的组合逻辑单元过多，则需要从时钟结构上入手进行优化。重新进行时钟树的综合，由于瓶颈路径的问题得到解决，最终的时钟传输延迟也会变短，时钟树综合质量也会得到改善。
【附图说明】
[0012]图1时钟树综合结果中的“瓶颈路径”
图2缓冲器单元插入目的一:补充延迟减小时钟传输路径之间的延迟差别图3Zig-Zag形式的缓冲器单元插入来补充时钟延迟图4缓冲器单元插入目的二:保证时钟信号的完整性具体实施步骤:
结合一个具体的实例说明寻找、优化“瓶颈路径”来提高时钟树综合质量的处理方法，操作流程步骤如下:
1)准备电路单元库文件，记录电路连接关系的网表文件，定义时钟和时延约束的文件，记录物理布局的版图文件；
2)打开EDA工具，读入时钟树综合后的结果，针对主要时钟，选取时钟传输路径进行扫描检查；
3)计算各条传输路径的缓冲器差值N1-N2(或D1-D2)，选择差值最小的传输路径作为“瓶颈路径”进行分析；
4)打开图形化窗口，检查瓶颈路径上的单元物理布局位置是否合理；
5)检查时钟结构，判断瓶颈路径上是否存在过多的组合逻辑单元；进行物理布局调整或时钟结构优化，重新进行时钟树综合，以减小时钟传输延迟。
【主权项】
1.一种检查时钟树综合结果瓶颈从而提高综合质量的方法，涉及到EDA设计工具的主要特征为: (1)对输入的时钟树综合结果进行汇总，按照时钟路径延迟大小进行分类； (2)定义并找出最有可能决定时钟传输延迟的所谓“瓶颈路径”，对于传输延迟较大的时钟，进行瓶颈路径检查； (3)针对找到的“瓶颈路径”，比较其路径上单元的物理版图位置，并以图形化的方式显在时钟结构图中； (4)设计者可以通过调整“瓶颈路径”上的单元物理布局位置，或者优化该时钟的结构作为解决方案，重新进行时钟树综合以降低时钟传输延迟。2.具有特征(1)、(2)的组合。3.具有特征(3)、(4)的组合。
【专利摘要】随着超大规模集成电路的时钟系统结构日趋复杂，如何分析时钟树综合结果，提高时钟树综合质量，从而减少时钟传输延迟，提高系统性能成为了业界关注的焦点。本文定义了时钟树综合结果中的“瓶颈路径”，通过比较、筛选找到此类瓶颈路径，借助图形化方法显示其时钟结构和单元物理位置分布，设计者可以清楚地理解瓶颈路径形成的原因，并且可以通过调整瓶颈路径上的单元物理布局位置，或者优化时钟结构的方法来重新进行时钟树综合，降低瓶颈路径上的时钟传输延迟。这种方法应用在复杂时钟树结构的设计当中，可以快速地定位限制时钟树综合质量的问题所在，并提供行之有效的解决方案。
【IPC分类】G06F1/12
【公开号】CN105404352
【申请号】CN201410458980
【发明人】刘毅, 董森华, 汪燕芳, 牛飞飞
【申请人】北京华大九天软件有限公司
【公开日】2016年3月16日
【申请日】2014年9月11日