用于管芯间同步的数据传输的时钟同步的装置和方法
【专利说明】用于管巧间同步的数据传输的时钟同步的装置和方法
【背景技术】
[0001] 可W使用锁相环（PLL)和具有延迟线的偏斜补偿器来减小同一管忍上的多个时 钟域之间的时钟偏斜。然而，为了减小大时钟偏斜（例如，可W在若干GHz频率下进行操作 的典型CPU时钟树上的10皮秒或100皮秒的延迟失配），偏斜补偿器本身能够引入数百皮 秒的延迟，所述延迟可能引入额外的时钟偏斜变化并产生噪声引起的抖动。
[0002] 多忍片封装（MC巧用于将多个管忍合并到单个封装上。可W使用异步时钟技术来 减少多个管忍间的时钟偏斜。运种技术依靠诸如先进先出（FIFO)管线之类的管线。例如， 在多个管忍之间的连接的任一侧上的时钟域上使用FIFO管线。然而，为解决大时钟偏斜， 使用了较深的（即，较长的）FIFO管线深度，较深的管线深度增加了延迟时间。延迟时间的 增加减小了处理器的总体性能。
[0003] 使用基于延迟线的偏斜补偿器的延迟匹配技术、用于单个管忍上的偏斜减小的技 术并不适用于MCP中，因为将不同管忍上的多个时钟域的时钟分配端处的时钟边沿对齐是 复杂的且未必可行。W上参考MCP所论述的传统时钟偏斜补偿的问题也适用于=维（3D) 集成电路（IC)堆叠管忍。
【附图说明】
[0004] 根据下文给出的【具体实施方式】、并且根据本公开内容的不同实施例的附图，本公 开内容的实施例将得到更充分的理解，然而，【具体实施方式】和附图不应被看作将本公开内 容限制于具体实施例，而是仅用于解释和理解。 阳0化]图IA示出了根据本公开内容的一些实施例的具有多管忍封装的集成电路（1C)， 所述多管忍封装具有用于管忍间同步的数据传输的时钟同步的装置。
[0006] 图IB示出了根据本公开内容的一些实施例的具有多管忍封装的1C，所述多管忍 封装具有用于跨多个管忍的管忍间同步的数据传输的时钟同步的装置。
[0007] 图2示出了根据本公开内容的其它实施例的具有多管忍封装的1C，所述多管忍封 装具有用于管忍间同步的数据传输的时钟同步的装置。
[0008] 图3示出了根据本公开内容的一些实施例的用于图1的装置中的延迟估计器。
[0009] 图4示出了根据本公开内容的一些实施例的显示图3的延迟估计器的操作的时序 图。
[0010] 图5示出了根据本公开内容的其它实施例的用于图1的装置中的延迟估计器。
[0011] 图6示出了根据本公开内容的一些实施例的显示图5的延迟估计器的操作的时序 图。
[0012] 图7示出了根据本公开内容的一些实施例的操作图5的延迟估计器的方法。
[0013] 图8示出了根据本公开内容的一些实施例的具有用于管忍间同步的数据传输的 时钟同步的装置的3DIC堆叠管忍。
[0014] 图9示出了根据本公开内容的一些实施例的具有用于管忍间同步的数据传输的 时钟同步的装置的智能设备或计算机系统或SoC(片上系统）。
【具体实施方式】
[0015] 一些实施例描述了用于使MCP和/或3DIC堆叠管忍中的时钟信号的时钟边沿 同步的装置，所述装置可W减小传统上用于时钟同步的FIFO管线的深度或完全消除那些 FIFO管线。在一些实施例中，用于使时钟信号的时钟边沿同步的装置设置在一个管忍上 (而不是多个管忍上），用于使该管忍中的时钟边沿W及其它（多个）管忍中的时钟边沿同 步。此处，同步通常指的是将时钟信号的过渡边沿对齐。
[0016] 在一些实施例中，用于使时钟信号的时钟边沿同步的装置包括将第一管忍与第二 管忍禪合的互连对（例如，穿娃通孔或管忍间互连）。在一些实施例中，互连对具有匹配的 延迟。在该实施例中，互连对的其中之一用于正向路径（例如，从第一管忍至第二管忍的路 径），而互连对中的另一个互连用于反馈路径（例如，从第二管忍返回至第一管忍的路径）。 在一些实施例中，正向路径和反馈路径具有大体上相同的延迟，即，匹配的延迟。
[0017] 在一些实施例中，作为装置的一部分的第一管忍（例如，处理器管忍）包括至少两 个相位内插器（PI)，W使PI的其中之一的输出禪合到互连对中的互连的其中之一。在一些 实施例中，第一管忍还包括禪合到互连对的延迟估计器。在一些实施例中，延迟估计器用于 估计或测量第一管忍处的传播延迟，所述传播延迟从互连对中的互连的其中之一开始到第 二管忍、并且经由互连对中的另一个互连返回到第一管忍。该估计或测量的延迟（此处也 被称为Est.Delay)是从第一管忍到第二管忍并返回到第一管忍的往返延迟。
[0018] 在一些实施例中，装置还包括控制逻辑单元，其根据所估计或测量的传播延迟来 控制至少两个PI(即，第一PI和第二PI)的相位延迟。在一些实施例中，控制逻辑单元在 第二时钟信号完成其往返之后将由第一PI产生的第一时钟信号的边沿与由第二PI产生的 第二时钟信号的边沿对齐（反之亦然）。在运种实施例中，将作为第一PI和第二PI的输入 的时钟信号的时钟边沿与第二管忍中的时钟信号的时钟边沿同步。
[0019] 实施例的装置可W用于跨可变布线距离上的任意数量的管忍使时钟边沿同步。尽 管参照MCP和3DIC堆叠管忍描述了实施例，但是实施例还适用于使电路板上的多个IC上 的时钟边沿同步。
[0020] 在W下描述中，对许多细节进行了讨论W提供对本公开内容的实施例更加全面的 解释。然而，对于本领域技术人员显而易见的是，可W在没有运些具体细节的情况下实践本 公开内容的实施例。在其它实例中，通过方框图的形式而不是W具体细节的形式示出了公 知的结构和设备，W避免使本公开内容的实施例难W理解。
[0021] 注意，在实施例的相对应的附图中，用线表示信号。一些线可W较粗，W指示更多 成分的信号路径，和/或一些线可W在一端或多端上具有箭头，W指示主要信息流动方向。 运种指示并不是要进行限制。事实上，结合一个或多个示例性实施例来使用运些线有助于 更容易理解电路或逻辑单元。由设计需要或偏好决定的任何所表示的信号实际上可W包括 可W在任一方向上行进并且可W利用任何适合类型的信号方案来实施的一个或多个信号。
[0022] 贯穿整个说明书并且在权利要求书中，术语"连接"表示在没有任何中间设备的情 况下的连接的物体之间的直接电连接。术语"禪合"表示连接的物体之间的直接电连接或 通过一个或多个无源或有源中间设备的间接连接。术语"电路"表示被布置为相互合作W 提供所需功能的一个或多个无源和/或有源部件。术语"信号"表示至少一个电流信号、电 压信号或数据/时钟信号。"一个"和"所述"的含义包括多个引用。"在……中"的含义包 括"在……中"和"在……上"。
[0023] 术语"缩放"通常指的是将设计（方案和布局）从一种工艺技术转换为另一种工艺 技术，并且随后减小布局面积。术语"缩放"通常还指的是在同一个工艺节点内缩小布局和 设备的尺寸。术语"缩放"还可W指的是相对于另一个参数（例如，电源电平）来调整（例 如，减慢或加速一一即，分别缩小或放大）信号频率。术语"大体上"、"接近"、"近似"、"附 近"、和"大约"通常指的是在目标值的+/-20 %内。
[0024] 除非另外规定，否则用于描述共同的对象的序数词"第一"、"第二"和"第等的 使用仅指示指代相同对象的不同实例，并且不是要暗示所描述的对象必须采用时间上、空 间上的给定顺序、排名或任何其它方式。
[0025] 出于实施例的目的，逻辑块和电路使用包括漏极、源极、栅极、和体端子的金属氧 化物半导体（MO巧晶体管。晶体管还包括=栅极和罐式场效应晶体管、栅极全包围圆柱体 晶体管、隧道场效应管（TFET)、方形丝、或矩形带状晶体管、或实施晶体管功能的其它器件， 例如碳纳米管或自旋电子器件等。MOSFET对称的源极端子和漏极端子可W是同一个端子并 且在本文中可W互换地使用。在另一方面，TFET器件具有非对称的源极和漏极端子。本领 域中的技术人员将领会，在不脱离本公开内容的范围的情况下，可W使用其它晶体管，例如 双极结型晶体管--BJTPNP/NPN、BiCMOS、CMOS、e阳T等。术语"丽"指示n型晶体管（例 如，NM0S、NPNBJT等），并且术语"MP"指示P型晶体管（例如，PM0S、PNPBJT等）。
[00%] 图IA示出了根据本公开内容的一些实施例的具有多管忍封装101的IC100,多管 忍封装101具有用于管忍间同步的数据传输的时钟同步的装置。在一些实施例中，封装101 包括第一管忍102和第二管忍103,第二管忍103通过延迟匹配的互连对il和i2来禪合至 第一管忍。在一些实施例中，互连il和i2是穿娃通孔（TSV)。在其它实施例中，可W将其 它类型的管忍间互连技术用于互连il和i2。
[0027] 在一些实施例中，第一管忍102包括锁相环（PLL)和I/Q相位发生器105,其中'1' 指的是同相位并且'Q'指的是正交相位，并且其中'1'和'Q'相位相隔90°。在一些实施 例中，P化104产生第一主时钟信号Clkoutl,其作为输入而被提供给I/Q相位发生器105。 在一些实施例中，I/Q相位发生器105使用Okoutl来产生具有分开90。的相位的时钟信 号，其中之一为CLKl(时钟1)。在一些实施例中，第一管忍102还包括第一PI106 (即，PI1) 和第二PI107(即，PI2)、控制逻辑单元108、延迟估计器109、W及相位检测器110。在一 些实施例中，第二管忍103包括用于将输入时钟信号Tl乘W整数'N'的时钟乘法器111、 P化112和时钟分配网络113。时钟分配的输出是通过第一管忍102中的时钟同步装置来 与化Kl同步的化K2 (时钟2)。 阳02引在一些实施例中，PIl的输出Tx由相位检测器110接收作为输入。在一些实施例 中，PI2的输出ClkPI2作为输入而被提供给延迟估计器109,延迟估计器109将输出作为 Clk_A提供给具有传播延迟Tdl的互连i1。在一些实施例中，由除法器接收PI2的ClkPI2， 该除法器（在除法器系数被设定为1时）将ClkPI2作为Clk_A传递到互连Tdl。在一些 实施例中，互连il在第二管忍103处禪合至互连i2W形成反馈时钟路径，W使互连i2具 有与互连i1的传播延迟Tdl大体上相等或匹配的传播延迟Td2。在一些实施例中，互连i2 的输出为Ty，其作为输入而被提供给相位检测器110。在一些实施例中，相位检测器110检 测时钟信号Tx与Ty之间的相位差并且提供指示相位差的输出PD_out。当Tx与Ty的相位 对齐时，时钟信号CLKl与CLK2同步。
[0029] 在一些实施例中，在训练阶段或在初始状态（例如，为第一管忍102和第二管忍 103供电）或在其它预定时间点处，延迟估计器109将ClkPI2分解并且将时钟信号Clk_ A(即，ClkPI2的分解形式）发送至互连il并且接收该时钟信号作为Ty，W对传播延迟 (即，Tdl+Td2)或往返路径进行估计或测量。在一些实施例中，延迟估计的时间精细度 (granularity)为T/2,其中'T'为时钟信号Clk_A的时钟周期。在其它实施例中，延迟估 计器109可W具有用于估计互连il和i2的传播延迟的较精细的时间精细度。在一些实施 例中，将所估计的延迟（即，Est.Delay)提供给控制逻辑单元108。在一些实施例中，控制 逻辑单元108更新了延迟估计器109的除法器系数'k'并且基于更新的系数'k'来对新的 Est.Delay进行分析。在一些实施例中，对系数'k'进行多次更新并且确定Est.Delay的代 码字。参考图3-6来解释延迟估计器109的一些实施例。
[0030] 回顾图1A，在一些实施例中，控制逻辑单