出。在一些实施例中，互连对是由穿娃通孔 asV)形成的。
[0110] 在另一个示例中，提供了一种系统，其包括：多忍片封装，其具有根据上述处理器 的处理器；禪合至多忍片封装的存储器单元；W及无线接口，其通信禪合至多忍片封装，W 允许多忍片封装中的一个或多个管忍与另一设备进行通信。在一些实施例中，系统还包括： 通信禪合至多忍片封装的显示接口。 阳111] 在另一个示例中，提供了一种处理器，其包括：互连对；第一管忍，其包括至少两 个相位内插器W使相位内插器的其中之一的输出禪合至互连对中的互连的其中之一；W及 第二管忍，其中，互连对将第一管忍禪合至第二管忍。在一些实施例中，第一管忍还包括禪 合至互连对的延迟估计器。
[0112] 在一些实施例中，延迟估计器可操作用于估计或测量第一管忍处的传播延迟，所 述传播延迟从互连对的其中之一开始到第二管忍、并且经由互连对中的另一个互连返回到 第一管忍。在一些实施例中，处理器还包括控制逻辑单元，其根据所估计或测量的传播延迟 来控制至少两个相位内插器的相位延迟。在一些实施例中，第一管忍还包括用于产生时钟 信号的锁相环（PLL)。
[0113] 在一些实施例中，控制逻辑单元可操作用于将第二管忍中的时钟信号的边沿与第 一管忍中的由化L产生的时钟信号的边沿同步。在一些实施例中，第一管忍还包括相位发 生器，其从化L接收时钟信号并产生用于至少两个相位内插器的第一相位的信号和第二相 位的信号。
[0114] 在一些实施例中，处理器包括除法器，其接收时钟信号并且将分解的时钟信号作 为输入提供给互连对中的互连的其中之一。在一些实施例中，延迟估计器包括：时序逻辑单 元，其通过分解的时钟信号的延迟形式来对分解的时钟信号进行采样。在一些实施例中，在 第一管忍处从互连对中的另一个互连接收分解的时钟信号的延迟形式。在一些实施例中， 时序逻辑单元具有指示传播延迟的估计或测量的输出。在一些实施例中，互连对是由穿娃 通孔（TSV)形成的。
[0115] 在另一个示例中，提供了一种系统，其包括：多忍片封装，其包括根据上述处理器 的处理器；W及无线接口，其通信禪合至多忍片封装W允许多忍片封装中的一个或多个管 忍与另一设备进行通信。在一些实施例中，系统还包括通信禪合至多忍片封装的显示接口。
[0116] 在另一个示例中，提供了一种装置，其包括：互连对；第一管忍；W及第二管忍，其 通过互连对禪合至第一管忍。第一管忍包括：相位检测器；第一相位内插器，其接收时钟信 号并将第一输出提供给相位检测器；第二相位内插器，其接收时钟信号并提供用于互连对 中的互连的其中之一的输出，其中，互连对中的另一个互连将第二输出提供给相位检测器。
[0117] 在一些实施例中，第一管忍还包括：延迟估计器，其估计或测量第一管忍处的传播 延迟，所述传播延迟从互连对的其中之一开始到第二管忍、并且经由互连对中的另一个互 连返回到第一管忍。在一些实施例中，第一管忍还包括：控制逻辑单元，其根据所估计或测 量的传播延迟来控制至少两个相位内插器的相位延迟，W使第二管忍中的时钟信号的边沿 与第一管忍中的时钟信号的边沿同步。
[0118] 在一些实施例中，第一管忍还包括：延迟估计器，其通过第一和第二互连来估计或 测量往返传播延迟；W及控制逻辑单元，其根据所估计或测量的传播延迟来控制至少两个 相位内插器的相位延迟。
[0119] 在一些实施例中，第一管忍还包括用于产生时钟信号的锁相环（P化）。在一些实施 例中，控制逻辑单元可操作用于将第二管忍中的时钟信号的边沿与第一管忍中的由化L产 生的时钟信号的边沿同步。在一些实施例中，第一管忍还包括相位发生器，其从化L接收时 钟信号并产生用于第一和第二相位内插器的第一相位的信号和第二相位的信号。在一些实 施例中，互连对是由穿娃通孔（TSV)形成的。
[0120] 在另一个示例中，提供了一种系统，其包括：多忍片封装，其包括根据上述装置的 装置；禪合至多忍片封装的存储器单元；W及无线接口，其通信禪合至多忍片封装W允许 多忍片封装中的一个或多个管忍与另一设备进行通信。在一些实施例中，系统还包括通信 禪合至多忍片封装的显示接口。 阳121] 在另一个示例中，提供了一种方法，其包括：接收输入时钟信号并分别通过第一相 位内插器和第二相位内插器来产生第一时钟信号和第二时钟信号；对第二时钟信号进行分 解W产生分解的时钟信号；将分解的时钟信号提供给互连对中的第一互连，第一互连将第 一管忍禪合至第二管忍并且将分解的时钟信号提供给第二管忍；经由互连对中的第二互连 来从第二管忍接收延迟的时钟信号，延迟的时钟信号是分解的时钟信号的延迟形式；使用 延迟的时钟信号来估计第一互连和第二互连的传播延迟；W及控制第一相位内插器和第二 相位内插器的相位调整，W使输入时钟信号的过渡边沿与第二管忍处的分解的时钟信号的 过渡边沿大体上对齐。 阳122] 在一些实施例中，方法还包括：将除法器的除法系数'k'初始化为'N'，其中'N'为 整数；W及通过除法器来接收第二时钟信号，其中，除法器将第二时钟信号除W2kW产生分 解的时钟信号。在一些实施例中，所估计的传播延迟为数字代码。 阳123] 在另一个示例中，提供了一种装置，其包括：用于接收输入时钟信号并分别通过第 一相位内插器和第二相位内插器来产生第一时钟信号和第二时钟信号的模块；用于分解第 二时钟信号W产生分解的时钟信号的模块；用于将分解的时钟信号提供给互连对中的第 一互连的模块，第一互连将第一管忍禪合至第二管忍并且将分解的时钟信号提供给第二管 忍；用于经由互连对中的第二互连来从第二管忍接收延迟的时钟信号的模块，延迟的时钟 信号是分解的时钟信号的延迟形式；用于使用延迟的时钟信号来估计第一互连和第二互连 的传播延迟的模块；W及用于控制第一相位内插器和第二相位内插器的相位调整W使输入 时钟信号的过渡边沿与第二管忍处的分解的时钟信号的过渡边沿大体上对齐的模块。
[0124] 在一些实施例中，装置还包括：用于将除法器的除法系数'k'初始化为'N'的模 块，其中'N'为整数；W及用于通过除法器来接收第二时钟信号的模块，其中，除法器将第 二时钟信号除W产生分解的时钟信号。在一些实施例中，所估计的传播延迟为数字代 码。
[01巧]在另一个示例中，提供了一种系统，其包括：多忍片封装，其包括根据上述装置的 装置；禪合至多忍片封装的存储器单元；W及无线接口，其通信禪合至多忍片封装W允许 多忍片封装中的一个或多个管忍与另一设备进行通信。在一些实施例中，系统还包括通信 禪合至多忍片封装的显示接口。
[01%] 提供了摘要，该摘要将允许读者确定本技术公开内容的本质和要点。应该理解，所 提交的摘要不是要用于限制权利要求的范围或含义。在每个权利要求本身作为一个单独的 实施例的情况下，下面的权利要求书由此被并入到【具体实施方式】中。
【主权项】
1. 一种具有使时钟信号同步的装置的处理器，所述时钟信号用于管芯间同步的数据传 输，所述处理器包括： 互连对； 第一管芯，包括： 第一相位内插器，其具有耦合至所述互连的其中之一的输出；以及 延迟估计器，其耦合至所述互连对；以及 第二管芯，其中，所述互连对将所述第一管芯耦合至所述第二管芯。2. 根据权利要求1所述的处理器，其中，所述延迟估计器可操作用于估计或测量所述 第一管芯处的传播延迟，所述传播延迟从所述互连对的其中之一开始到所述第二管芯、并 且经由所述互连对中的另一个互连返回到所述第一管芯。3. 根据权利要求2所述的处理器，还包括控制逻辑单元，其根据所估计或测量的传播 延迟来控制所述第一相位内插器的相位延迟。4. 根据权利要求3所述的处理器，还包括第二相位内插器，其中，所述控制逻辑单元根 据所估计或测量的传播延迟来控制所述第二相位内插器的相位延迟。5. 根据权利要求4所述的处理器，其中，所述第一管芯还包括用于产生时钟信号的锁 相环（PLL)。6. 根据权利要求5所述的处理器，其中，所述控制逻辑单元可操作用于将所述第二管 芯中的时钟信号的边沿与所述第一管芯中的由所述PLL产生的所述时钟信号的边沿同步。7. 根据权利要求5所述的处理器，其中，所述第一管芯包括相位发生器，其从所述PLL 接收所述时钟信号并且产生用于所述相位内插器的第一相位的信号和第二相位的信号。8. 根据权利要求7所述的处理器，其中，所述第一管芯包括第二相位内插器，其接收所 述第一相位的信号和所述第二相位的信号，并且提供用于相位检测器的输入的输出。9. 根据权利要求2所述的处理器，其中，所述延迟估计器包括： 除法器，其接收时钟信号并且将分解的时钟信号作为输入提供给所述互连对中的所述 互连的其中之一。10. 根据权利要求9所述的处理器，其中，所述延迟估计器包括： 时序逻辑单元，其通过所述分解的时钟信号的延迟形式来对所述分解的时钟信号进行 采样，其中，在所述第一管芯处从所述互连对中的另一个互连接收所述分解的时钟信号的 所述延迟形式。11. 根据权利要求10所述的处理器，其中，所述时序逻辑单元具有指示传播延迟的估 计和测量的输出。12. 根据权利要求1所述的处理器，其中，所述互连对是由穿硅通孔（TSV)形成的。13. -种系统，包括： 多芯片封装，其包括根据处理器权利要求1至12中的任一项所述的装置； 存储器单元，其耦合至所述多芯片封装；以及 无线接口，其通信耦合至所述多芯片封装，以允许所述多芯片封装中的一个或多个管 芯与另一个设备进行通信。14. 根据权利要求13所述的系统，还包括通信耦合至所述多芯片封装的显示接口。15. -种具有使时钟信号同步的装置的装置，所述时钟信号用于管芯间同步的数据传 输，所述装置包括： 互连对； 第一管芯，包括： 相位检测器； 第一相位内插器，其接收时钟信号并且将第一输出提供给所述相位检测器； 第二相位内插器，其接收所述时钟信号并且提供用于所述互连对中的互连的其中之一 的输出，其中，所述互连对中的另一个互连将第二输出提供给所述相位检测器；以及 第二管芯，其通过所述互连对耦合至所述第一管芯。16. 根据权利要求15所述的装置，其中，所述第一管芯还包括： 延迟估计器，其估计或测量所述第一管芯处的传播延迟，所述传播延迟从所述互连对 的其中之一开始到所述第二管芯、并且经由所述互连对中的所述另一个互连返回到所述第 一管芯。17. 根据权利要求16所述的装置，其中，所述第一管芯还包括： 控制逻辑单元，其根据所估计或测量的传播延迟来控制所述至少两个相位内插器的相 位延迟，以使所述第二管芯中的时钟信号的边沿与所述第一管芯的所述时钟信号的边沿同 步。18. 根据权利要求16所述的装置，其中，所述第一管芯还包括用于产生时钟信号的锁 相环（PLL)19. 根据权利要求16所述的装置，其中，所述控制逻辑单元可操作用于将所述第二管 芯中的时钟信号的边沿与所述第一管芯中的由所述PLL产生的所述时钟信号的边沿同步。20. -种系统，包括： 多芯片封装，其包括根据装置权利要求15至19中的任一项所述的装置； 存储器单元，其耦合至所述多芯片封装；以及 无线接口，其通信耦合至所述多芯片封装以允许所述多芯片封装中的一个或多个管芯 与另一个设备进行通信。
【专利摘要】本方面描述了用于时钟同步的装置。所述装置包括：互连对；第一管芯，其包括具有耦合至互连的其中之一的输出的第一相位内插器；以及第二管芯，其中，所述互连对将所述第一管芯耦合至所述第二管芯。
【IPC分类】H03L7/08, H03L7/10
【公开号】CN105322956
【申请号】CN201510313621
【发明人】S·李, S·鲁苏
【申请人】英特尔公司
【公开日】2016年2月10日
【申请日】2015年6月9日
【公告号】US20160013799