接收电路的制作方法
【技术领域】
[0001] 本申请于此讨论的实施例设及接收电路。
【背景技术】 阳〇〇引传统上，电子装置（例如半导体忍片）包括发送电路和接收电路。例如，电子装置 包括可分离地附接到系统的辅助装置（例如存储卡）。多个电子装置通过执行例如使用差 分信号（differentialsignal)的高速串行通信来发送和接收彼此的信息。运样的电子装 置的接收电路包括响应差分信号的比较电路（比较器）（例如参见专利文献1)。
[0003] 图IOA和图IOB示出包括比较电路的接收电路的示例。
[0004] 在图IOA示出的接收电路201中，差分输入信号化IP、化IN输入到N沟道MOS晶 体管TN201、TN202的栅极，并且输出互补（complementary)输出信号Q0P、Q0N。图IOB示 出的接收电路202包括：前置放大器202a，该前置放大器包括在各自的栅极处接收差分输 入信号化IP、化IN的输入的N沟道MOS晶体管TN203、TN204 ;W及比较电路20化，用于比 较前置放大器202a的输出信号VP、VN。接收电路202输出互补输出信号Q0P、Q0N。 阳0化]顺便提及，在如上所述的通过差分信号彼此通信（communicate)的多个电子装置 中，有在地电位（groundpotential)中出现差异的情况。为了在如上所述的具有不同地电 位的电子装置之中能够通信，有一种规范（specification)是差分信号的共模电压（差分 信号的中间电压）被设定成宽范围，例如50mv至400mv。根据该规范，不能使用图IOA中示 出的接收电路201或者图IOB中示出的接收电路202。
[0006] 对于上述问题，一种方法是采用一接收电路，其中在比较电路之前的级（stage) 设置运算放大器。
[0007] 例如，图11中示出的接收电路203包括轨对轨（RailtoRail)型运算放大器 203a和用于比较运算放大器203a的输出信号的比较电路203b。例如在专利文献2中公 开了轨对轨型运算放大器。此外，图12中示出的接收电路204包括：电压调节电路（调节 器）204b，用于调节运算放大器204a的电源电压VDA;W及比较电路204c，用于比较运算放 大器204a的输出信号。关于比较电路204c，运些运算放大器203a、204a接收差分输入信号 DLIP、化IN并且产生差分输出信号VIP、VIN，该差分输出信号具有振幅中屯、，该振幅中屯、是 电源电压VDA的一半。
[0008] 专利文献1 :日本特开专利公开No. 2013-143626
[0009] 专利文献2 :日本特开专利公开No. 2001-60832
[0010] 顺便提及，在图11和图12分别示出的接收电路203和204中，分别提供到比较电 路203b、204c的差分输出信号VIP、VIN的波形失真（waveformdisto;rtion)影响比较结 果。由于执行高速通信，在运算放大器203a、204a中需要宽的信号带宽。根据跨导（mu化曰1 conductance)gm和电容值C，信号带宽GBW近似如下。GBW=gm/C
[0011] 在运算放大器中包括的MOS晶体管的电流Ids与信号带宽GBW之间的关系表达如 下。 阳〇1引[公式U
[0014]Veff= (Vgs-Vth)
[0017] 注意上述公式是近似公式。在上述公式中，Vgs是栅-源电压，Veff是有效栅电 压，y是迁移率（载流子迁移率），Cox是栅电容，W是栅极宽度，L是栅极长度，Vth是阔值 电压，Ids是漏-源电流。 阳01引因此，为了扩大信号带宽GBW的宽度，需要增大流到MOS晶体管的电流Ids。因此， 如上所述，在比较电路203b、204c之前的级分别设置的运算放大器203a、204a会分别增大 接收电路203、204的能量消耗，并且最终增大对应的电子装置的能量消耗。
【发明内容】
[0019] 根据实施例的一个方案，一种接收电路包括：第一导电类型的一对第一输入晶体 管，分别包括被施加差分输入信号的控制端；与所述一对第一输入晶体管的导电类型不同 的第二导电类型的一对负载晶体管，所述一对负载晶体管分别连接在被提供第一电压的第 一接线与所述一对第一输入晶体管的第一端之间；第二导电类型的一对第二输入晶体管， 分别包括被施加差分输入信号的控制端；円锁电路，连接在被提供第二电压的第二接线与 所述一对第二输入晶体管的第一端之间；W及第二导电类型的一对转换晶体管，分别并联 连接到所述一对第二输入晶体管，所述一对转换晶体管分别包括分别连接到一对输出节点 的控制端，所述一对第一输入晶体管和所述一对负载晶体管连接到所述一对输出节点。
[0020] 根据实施例的另一方案，一种接收电路包括：第一导电类型的一对第一输入晶体 管，分别包括被施加差分输入信号的控制端；与所述一对第一输入晶体管的导电类型不同 的第二导电类型的一对负载晶体管，所述一对负载晶体管分别连接在被提供第一电压的第 一接线与所述一对第一输入晶体管的第一端之间；第二导电类型的一对第二输入晶体管， 分别包括被施加所述差分输入信号的控制端；W及円锁电路，连接在被提供第二电压的第 二接线与所述一对第二输入晶体管的第一端之间，其中与所述一对第二输入晶体管和所述 円锁电路连接的节点连接到与所述一对第一输入晶体管和所述一对负载晶体管连接的节 点。
[0021] 本发明提供的接收电路能够减小包括该接收电路的电子装置的能量消耗。
【附图说明】
[0022] 图1是根据第一实施例的接收电路的电路图；
[0023] 图2是示出包括图I的接收电路的电子装置的连接的框图；
[0024] 图3是示出比较性示例的框图； 阳0巧]图4是根据第二实施例的接收电路的电路图； 阳0%] 图5是第二实施例的改型示例的电路图；
[0027] 图6是第二实施例的改型示例的电路图；
[0028] 图7是第二实施例的改型示例的电路图；
[0029] 图8是根据第S实施例的接收电路的电路图；
[0030] 图9是第S实施例的改型示例的电路图；
[0031] 图IOA和图IOB是比较电路的电路图； 阳03引图11是接收电路的电路图；W及
[0033] 图12是接收电路的电路图。
【具体实施方式】
[0034](第一实施例）
[0035] 下面描述第一实施例。
[0036] 如图2所示，两个电子装置10、100可通信地（communic油Iy)彼此连接。电子装 置10例如是存储卡，电子装置100例如是数码相机。电子装置100包括发送电路101，将差 分信号化IP、化IN输出至电子装置10。电子装置10包括接收电路11。接收电路11响应 于差分信号化IP、DLIN输出互补输出信号Q0P、Q0N。 阳037]如图1所示，接收电路11包括第一放大电路12和第二放大电路13。
[0038]第一放大电路12包括用于接收差分输入信号化IP、DLIN的一对输入晶体管TPll、 TP12。根据本实施例的输入晶体管TP11、TP12例如是P沟道MOS晶体管。输入信号化IP 被施加到输入晶体管TPll的栅极端（控制端），输入信号化IN被施加到输入晶体管TP12 的栅极端（控制端）。
[0039] 输入晶体管TP11、TP12的源极端（第一端）彼此连接，并且源极端的连接点（节 点N10)连接到P沟道MOS晶体管TP13的漏极端。晶体管TP13的源极端连接到高电位电 压VDD提供到其上的接线（wiring)(下文中称为接线VDD)。晶体管TP13的栅极端连接到 低电位电压VSS的接线（下文中称为接线VS巧。
[0040] 输入晶体管TP11、TP12的漏极端（第二端）经由电阻器R11、R12连接到N沟道 MOS晶体管TN1UTN12。具体地，输入晶体管TPll的漏极端连接到电阻器Rll的第一端，电 阻器Rll的第二端连接到晶体管TNll的漏极端。晶体管TNll的源极端连接到接线VSS。 晶体管TP12的漏极端连接到电阻器R12的第一端，电阻器R12的第二端连接到晶体管TN12 的漏极端。晶体管TN12的源极端连接到接线VSS。控制信号XTO被提供至晶体管TN11、 TN12的栅极端。 阳OW晶体管TN11、TN12响应于L电平（例如，低电位电压VSS电平）的控制信号XPD而关断，并且响应于H电平（例如，高电位电压VDD电平）的控制信号XTO而导通。控制信 号XTO例如是具有从W下控制信号（断电信号）的电平逻辑反转的电平的信号，该控制信 号用于将图1中示出的电子装置10的运行电压（例如高电位电压VDD)减小到小于预定电 压或者用于停止运行电压。例如，当电子装置10运行时，H-电平的控制信号xro被提供至 晶体管TNll、TNl2。
[0042] 输入晶体管TPlI的漏极端与电阻器RlI之间的节点Nil、W及输入晶体管TP12的 漏极端与电阻器R12之间的节点N12连接到第二放大电路13。第一放大电路12响应于差 分输入信号化IP、DLIN的电位差在节点N1UN12中产生电压。然后，第一放大电路12输出 运些节点Nil、N12的电压的差分输出信号S1P、S1N。
[0043] 第二放大电路13包括用于接收差分输入信号化IP、DLIN的一对输入晶体管TN21、 TN22。运些输入晶体管TN21、TN22是导电类型与上述的第一放大电路12的输入晶体管 TP1UTP12的导电类型不同的MOS晶体管，例如是N沟道MOS晶体管。
[0044] 输入晶体管TN21、TN22的源极端（第一端）彼此连接，并且源极端之间的连接点 (节点N20)连接到N沟道MOS晶体管TN23的漏极端。晶体管TN23的源极端连接到接线 VSS，时钟信号CK施加到晶体管TN23的栅极端。晶体管TN23响应于时钟信号CK间歇地导 通和关断。 W45] 输入晶体管TN21、TN22的漏极端连接到円锁电路（latchcircuit) 14。
[0046]円锁电路14包括逆变（inverter)电路15、16。逆变电路15包括P沟道MOS晶体 管TP21和N沟道MOS晶体管TN24。晶体管TP21的源极端连接到接线VDD，晶体管TP21的 漏极端连接到晶体管TN24的漏极端，晶体管TN24的源极端连接到输入晶体管TN21的漏极 端。因此，逆变电路15连接在输入晶体管TN21的漏极端与接线VDD之间。 W47] 类似地，逆变电路16包括P沟道MOS晶体管TP22和N沟道MOS晶体管TN25。晶 体管TP22的源极端连接到接线VDD，晶体管TP22的漏极端连接到晶体管TN25的漏极端，晶 体管TN25的源极端连接到输入晶体管TN22的漏极端。因此，逆变电路16连接在输入晶体 管TN22的漏极端与接线VDD之间。 W48] 晶体管TP21的漏极端与晶体