接收电路的制作方法_4

个电平得W保持。
[0112] 因此，根据差分输入信号化IP、化IN的电平（较高或较低），第一放大电路22和 第二放大电路23改变节点MUN42的电位，并且使节点M3、节点M4变成H-电平。如上 所述，接收电路21比较差分输入信号化IP、化IN的电平（较高或较低），并且根据比较结 果保持（円锁）该电平。 阳11引注意，当基于k电平时钟信号CK重置第二放大电路23的円锁电路24时，电流经 由晶体管TP43、TM4、TN31从接线VDD流动到接线VSS。根据该电流，円锁电路24与输入 晶体管TMUTM2之间的节点MUN42被重置成预定的电位（=Vthn+Veff)。因此，第一 放大电路22的晶体管TN3UTN32的阔值电压被设定成低于第二放大电路23的晶体管（例 如，输入晶体管TM1、TM2)的阔值电压。也就是说，通过将晶体管TN31、TN32设定为低阔 值（低-Vth)晶体管，可W降低高电位电压VDD。也就是说，可WW低的高电位电压VDD运 行。
[0114] 如上所述，根据本实施例会取得下面的效果。
[0115] (2-1)取得与第一实施例的（1-1)至（1-3)相同的效果。
[0116] (2-2)通过将第一放大电路22的晶体管TN31、TN32设定为低阔值（低-Vth)晶 体管，可WW低的高电位电压VDD运行。
[0117](第二实施例的改型示例）
[0118] 上述的第二实施例可W通过已经适当改变的下面的模式而实施。在各改型示例 中，会取得与第二实施例的效果相同的效果。 阳119] 在图5中示出的接收电路31包括第一放大电路32和第二放大电路33。与上述的 第一放大电路22类似，第一放大电路32包括晶体管TP31至TP33、TN31、TN32。在各端子 处的连接与上述第一放大电路22的相同。与上述的第二放大电路23类似，第二放大电路 33包括晶体管TP41至TP45、TMl至TM5。此外，与上述的第二放大电路23类似，第二放 大电路33包括円锁电路34 (逆变电路35、36)。此外，在第二放大电路33中，控制信号XPD 施加到晶体管TM3的栅极端。
[0120] 在图6中示出的接收电路41包括第一放大电路42和第二放大电路43。与上述 的第一放大电路22类似，第一放大电路42包括用于接收差分输入信号化IP、化IN的一对 输入晶体管TP31、TP32,W及具有控制信号XPD施加到其上的栅极端的晶体管TP33。输入 晶体管TP3UTP32的漏极端（第二端）连接到N沟道MOS晶体管TN3UTN32。输入晶体管 TP31的漏极端连接到晶体管TN31的漏极端。晶体管TN31的源极端连接到低电位电压VSS 施加到其上的接线（接线VS巧。类似地，输入晶体管TP32的漏极端连接到晶体管TN32的 漏极端。晶体管TN32的源极端连接到接线VSS。 阳121] 在节点N31与节点N32之间，连接有串联连接的电阻器R31、R32。电阻器R31与 电阻器R32之间的节点N33连接到晶体管TN31、TN32的栅极端。在节点N33处，运些电阻 器R3UR32产生由差分输入信号化IP、DLIN产生的节点N31的电位与节点N32的电位的中 间电位。 阳122] 与上述第二放大电路23类似，第二放大电路43包括晶体管TP41至TP45、TMl至 TM5。在各端子处的连接与上述第二放大电路23的相同。于是，与上述第二放大电路23 类似，第二放大电路43包括円锁电路44(逆变电路45、46)。
[0123] 图7中示出的接收电路51包括第一放大电路52和第二放大电路53。与上述第一 放大电路42类似，第一放大电路52包括晶体管TP31至TP33、TN31、TN32。在各端子处的 连接与上述第一放大电路42的相同。与上述第二放大电路33类似，第二放大电路53包括 晶体管TP41至TP45、TMl至TM5,控制信号XPD施加到晶体管TM3的栅极端。此外，与 上述第二放大电路33类似，第二放大电路53包括円锁电路54(逆变电路55、56)。
[0124](第S实施例） 阳1巧]下面描述第S实施例。
[0126] 如图8所示，接收电路61包括第一放大电路62、第二放大电路63和共模检测电路 64。
[0127] 第一放大电路62包括用于接收差分输入信号化IP、DLIN的一对输入晶体管TP51、 TP52。根据本实施例的输入晶体管TP51、TP52例如是P沟道MOS晶体管。输入信号化IP 施加到输入晶体管TP51的栅极端（控制端），输入信号化IN施加到输入晶体管TP52的栅 极端（控制端）。
[0128] 输入晶体管TP51、TP52的源极端（第一端）彼此连接，并且源极端的连接点（节 点N50)连接到P沟道MOS晶体管TP53的漏极端。晶体管TP53的源极端连接到高电位电 压V孤施加到其上的接线（接线V孤）。反转时钟信号XCK被提供到晶体管TP53的栅极端。
[0129] 输入晶体管TP5UTP52的漏极端（第二端）连接到N沟道MOS晶体管TN5UTN52。 输入晶体管TP51的漏极端连接到晶体管TN51的漏极端。晶体管TN51的源极端连接到低 电位电压VSS施加到其上的接线（接线VS巧。类似地，输入晶体管TP52的漏极端连接到晶 体管TN52的漏极端。晶体管TN52的源极端连接到接线VSS。晶体管TN51的栅极端和晶体 管TN52的栅极端彼此连接，并且从共模检测电路64提供检测电压VCD到栅极端的连接点 (节点N53)。
[0130] 输入晶体管TP51的漏极端与晶体管TN51的漏极端之间的节点N51、W及输入晶体 管TP52的漏极端与晶体管TN52的漏极端之间的节点N52连接到第二放大电路63。 阳13U 第二放大电路63包括用于接收差分输入信号化IP、DLIN的一对输入晶体管TN61、 TN62。运些输入晶体管TN61、TN62是导电类型与上述的第一放大电路62的输入晶体管 TP5UTP52的导电类型不同的MOS晶体管，例如是N沟道MOS晶体管。
[0132] 输入晶体管TN61、TN62的源极端（第一端）彼此连接，并且源极端之间的连接点 (节点N60)连接到N沟道MOS晶体管TN63的漏极端。晶体管TN63的源极端连接到接线 VSS，时钟信号CK被提供到晶体管TN63的栅极端。晶体管TN63响应于时钟信号CK间歇地 导通和关断。
[0133] 输入晶体管TN61、TN62的漏极端连接到円锁电路65。
[0134] 円锁电路65包括逆变电路66、67。逆变电路66包括P沟道MOS晶体管TP61和N 沟道MOS晶体管TN64。晶体管TP61的源极端连接到接线VDD，晶体管TP61的漏极端连接 到晶体管TN64的漏极端，晶体管TN64的源极端连接到输入晶体管TN61的漏极端。因此， 逆变电路66连接在输入晶体管TN61的漏极端与接线VDD之间。类似地，逆变电路67包括 P沟道MOS晶体管TP62和N沟道MOS晶体管TN65。晶体管TP62的源极端连接到接线V孤， 晶体管TP62的漏极端连接到晶体管TN65的漏极端，晶体管TN65的源极端连接到输入晶体 管TN62的漏极端。因此，逆变电路67连接在输入晶体管TN62的漏极端与接线VDD之间
[0135] 晶体管TP61的漏极端与晶体管TN64的漏极端之间的节点N63是逆变电路66的输 出端，并且该节点N63连接到晶体管TP62的栅极端（其是逆变电路67的输入端）和晶体 管TN65的栅极端。类似地，晶体管TP62的漏极端与晶体管TN65的漏极端之间的节点N64 是逆变电路67的输出端，并且该节点N64连接到晶体管TP61的栅极端（其是逆变电路66 的输入端）和晶体管TN64的栅极端。
[0136]P沟道MOS晶体管TP63的漏极端连接到逆变电路66的输出端（节点N63)，并且 晶体管TP63的源极端连接到接线V孤。时钟信号CK提供到晶体管TP63的栅极端。类似 地，P沟道MOS晶体管TP64的漏极端连接到逆变电路67的输出端（节点N64)，并且晶体 管TP64的源极端连接到接线V孤。时钟信号CK提供到晶体管TP64的栅极端。P沟道MOS 晶体管TP65连接在逆变电路66、67的输入端之间，时钟信号CK提供到晶体管TP65的栅极 端。基于时钟信号CK，晶体管TP63、TP64、TP65W与晶体管TN63互补的方式导通和关断。
[0137] 输入晶体管TN61的漏极端与円锁电路25 (逆变电路66)之间的节点N61连接到 第一放大电路62的节点N51。类似地，输入晶体管TN62的漏极端与円锁电路65 (逆变电路 67)之间的节点N62连接到第一放大电路62的节点N52。 阳138] 第二放大电路63从节点N63、N64输出互补输出信号Q0P、Q0N。
[0139] 共模检测电路64包括用于接收差分输入信号化IP、DLIN的一对输入晶体管TP71、 TP72(第=输入晶体管）。运些输入晶体管TP71、TP72是导电类型与上述的第一放大电路 62的输入晶体管TP5UTP52的导电类型相同的MOS晶体管，也就是P沟道MOS晶体管。输 入信号化IP施加到输入晶体管TP71的栅极端（控制端），输入信号化IN施加到输入晶体 管TP72的栅极端（控制端）。
[0140] 输入晶体管TP71、TP72的源极端（第一端）彼此连接，并且源极端的连接点（节 点N70)连接到P沟道MOS晶体管TP73的漏极端。晶体管TP73的源极端连接到高电位电 压VDD施加到其上的接线（接线VDD)，晶体管TP73的栅极端连接到低电位电压VSS施加到 其上的接线（接线VS巧。 阳141] 输入晶体管TP71、TP72的漏极端（第二端）彼此连接，并且漏极端的连接点（节 点N71)连接到N沟道MOS晶体管TN7U第四晶体管）的漏极端。晶体管TN71的源极端连 接到接线VSS。晶体管TN71的栅极端和漏极端彼此连接。此外，在晶体管TN71的栅极端处 的电压作为检测电压VCD被提供到第一放大电路62的晶体管TN51、TN52的栅极端。
[0142] 在该共模检测电路64中，输入晶体管TP71、TP72的电特性与第一放大电路62的 输入晶体管TP51、TP52的电特性相同。此外，晶体管TP73的电特性与晶体管TP53的电特 性相同。此外，晶体管TN71的电特性与晶体管TN51、TN52的电特性相同。
[0143] 描述根据本实施例的接收电路61的功能。
[0144] 注意，与差分输入信号化IP、化IN相关的第一放大电路62和第二放大电路63的 基本运行与根据第二实施例的第一放大电路22和第二放大电路23的相同，因此省略对其 的描述。
[0145] 共模检测电路64是第一放大电路62的复制（replica)电路。在共模检测电路64 中，接收差分输入信号化IP、化IN的输入晶体管TP71、TP72彼此并联连接。因此，输入晶 体管TP71、TP72的漏极端所连接的节点N