可配置的时钟树的制作方法
【专利说明】可配置的时钟树
[0001]相关申请的交叉引用
[0002]本专利申请要求2013年8月30日提交的题为“可配置的时钟树”的临时申请N0.61/872，574，以及2014年8月18日提交的题为“可配置的时钟树”的非临时申请N0.14/462,327的优先权，其被转让予本申请受让人并且通过援引被明确纳入于此。
技术领域
[0003]至少一个方面一般涉及高速数据通信接口，更具体地，涉及多通道数据链路中的时钟偏斜的管理。
[0004]背景
[0005]数据通信链路被频繁地用于连接电子装备中的组件、设备和电路。遵循或者兼容工业标准的某些通信链路被使用，并且电子装备以及构成组件、设备和电路的制造商必须满足时钟和数据信号的规定定时，特别是对于连接到数据通信链路的一个或多个组件的设计和操作具有甚少或没有控制权的制造商而言。例如，移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。在一个示例中，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可以为互连移动设备的某些组件(包括移动设备内的应用处理器和显示器之间的连接)定义标准。一些显示器提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接
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[0006]所传送的数据与用于发送和接收所传送的数据的传送和接收时钟之间的关系是特别重要的。发射机一般被设计成将不同数据信号的边沿之间以及数据和时钟信号之间的偏斜最小化。接收机在上升沿、下降沿或者相继边沿之间采样数据。定时偏斜可能减小可用于可靠数据捕捉的定时窗口。随着通信速度的增加，数据信号之间、时钟信号之间以及时钟和数据信号之间的偏斜可能限制数据传输速率。
[0007]概述
[0008]本文所公开的某些实施例采用了能够配置、最小化或者以其他方式优化通信链路上传送的时钟信号和/或数据信号之间的时钟偏斜的可配置时钟树。该可配置时钟树可包括能够被配置成提供多个时钟通道的延迟矩阵。该可配置时钟树可以在由数据通信链路通信地耦合到电子装置中的一个或多个其他集成电路(1C)设备的1C设备中提供。
[0009]在本公开的各方面，一种用于数据通信的方法包括在一个或多个时钟信号的诸版本之间选择作为第一通道的第一级延迟元件的输出，将该第一通道的第一级延迟元件的输出提供给第二和第三通道的第二级延迟元件，以及通过在该第一通道的第一级延迟元件的输出与该第二和第三通道的第一级延迟元件的输出之间进行选择来提供用以控制通信链路上的数据传输的根时钟。该一个或多个时钟信号的诸版本可以包括第一时钟信号的至少两个版本。第一时钟信号的每个版本可以经受相对于第一时钟信号的不同延迟。
[0010]在本公开的一方面，该第一通道可以具有匹配通信链路的一个或多个数据通道的晶体管路径的晶体管路径。
[0011]在本公开的一方面，该第一、第二和第三通道可以各自提供将用于对应数据通道中的时钟。第一通道的第一级延迟元件的输入和第一通道中的第二级延迟元件的输入可以被选择以使得根时钟与由第二和第三通道所提供的时钟之间的偏斜最小化。第二和第三通道的第一级延迟元件的输入与第二和第三通道的第二级延迟元件的输入可以被选择以使得根时钟与由第二和第三通道所提供的时钟之间的偏斜最小化。第二和第三通道的第一级延迟元件的输入与第二和第三通道的第二级延迟元件的输入可以被选择以使得与根时钟相关联的数据通道和与由第二和第三通道所提供的时钟相关联的数据通道之间的偏斜最小化。
[0012]在本公开的一方面，该通信链路包括经差分编码的数据和时钟信号。该通信链路可以将第一 1C设备与第二 1C设备通信地耦合。
[0013]在本公开的一方面，该一个或多个时钟信号可包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号，该第一多个延迟元件包括对应于布置在1C上的第一数据通道的左边的数个数据通道的数个延迟元件。该一个或多个时钟信号可包括由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号，该第二多个延迟元件包括对应于布置在第一数据通道的右边的数个数据通道的数个延迟单元。该左时钟信号或其版本可以被选择作为该第一级延迟元件的输出。该右时钟信号或其版本可以被选择作为该第一级延迟兀件的输出。
[0014]在本公开的一方面，每个延迟元件可以处于活跃时钟模式和断电模式。不对根时钟的供给做出贡献的一个或多个延迟元件可以被断电。
[0015]在本公开的各方面，一种装置包括去往将第一1C设备和第二 1C设备通信地耦合的通信链路的接口、用于在一个或多个时钟信号的诸版本之间进行选择作为第一时钟通道的第一级延迟元件的输出的装置、电路和/或模块，以及用于提供根时钟作为该第一时钟通道的输出的装置、电路或模块。该根时钟可以被用于在通信链路上传送数据。该一个或多个时钟信号的版本可包括该第一时钟信号的至少两个版本，并且第一时钟信号的每个版本可以经受相对于该第一时钟信号的不同延迟。该根时钟可以通过将选择逻辑配置成在该第一时钟通道的第一级延迟元件的输出和多个其他时钟通道的第一级延迟元件的输出之间进行选择来提供。
[0016]在本公开的一方面，该第一时钟通道可以具有匹配一个或多个数据通道中的对应晶体管路径的晶体管路径。
[0017]在本公开的一方面，该根时钟和由该多个其他时钟通道所提供的输出时钟被用在对应数据通道中。该第一时钟通道的第一级延迟元件的输入和该第一时钟通道中的第二级延迟元件的输入可以被选择以使得该根时钟与由该多个其他时钟通道所提供的输出时钟之间的偏斜最小化。该多个其他时钟通道的第一级延迟元件的输入和该多个其他时钟通道的第二级延迟元件的输入可以被选择以使得该根时钟与由该多个其他时钟通道所提供的输出时钟之间的偏斜最小化。该多个其他时钟通道的第一级延迟元件的输入和该多个其他时钟通道的第二级延迟元件的输入可以被选择以使得与该根时钟相关联的数据通道和与由该多个其他时钟通道所提供的输出时钟相关联的数据通道之间的偏斜最小化。
[0018]在本公开的一方面，该一个或多个时钟信号包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号，以及由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号。该第一多个延迟单元可包括与布置在1C上的第一数据通道的左边的数个数据通道相对应的数个延迟元件。该第二多个延迟单元可包括与布置在第一数据通道的右边的数个数据通道相对应的数个延迟单元。特定逻辑可以被配置成将该左时钟信号或者该右时钟信号选择为该第一时钟信号。
[0019]在本公开的一方面，该第一和第二级延迟元件可包括复用逻辑。不提供用于提供根时钟的输出的复用逻辑可以被断电。控制逻辑可以被配置成针对第一级延迟单元和/或第二级延迟单元中的复用逻辑的诸部分，在活跃时钟模式与断电模式之间进行选择。
[0020]在本公开的一方面，时钟延迟矩阵包括1C设备中所提供的多个时钟通道、配置成在一个或多个第一级时钟信号的诸版本之间进行选择的第一级复用逻辑、配置成通过在第一级复用逻辑的输出和两个其他时钟通道的第一级复用逻辑的输出之间进行选择来提供根时钟的第二级复用逻辑，以及配置该多个时钟通道的第一级复用逻辑和第二级复用逻辑的控制器。每个时钟通道可配置成提供用于控制通信接口的对应数据通道中的数据传输的时钟。该控制器可以被配置成控制多个时钟通道的输出之间的时钟偏斜。
[0021]在本公开的一方面，每个时钟通道具有匹配对应数据通道中的晶体管路径的晶体管路径。
[0022]在本公开的一方面，该多个时钟通道的输出可被用以控制对应的多个数据通道。该控制器可以通过将每个时钟通道中的第一级复用逻辑和第二级复用逻辑配置成使得每个时钟通道和其他两个时钟通道的输出之间的偏斜最小化来控制时钟偏斜。该控制器可以通过将每个时钟通道中的第一级复用逻辑和第二级复用逻辑配置成将在该通信接口上传送的数据信号之间的偏斜最小化来控制时钟偏斜。该控制器可以通过将每个时钟通道中的第一级复用逻辑和第二级复用逻辑配置成将在该通信接口上传送的时钟和数据信号之间的偏斜最小化来控制时钟偏斜。
[0023]在本公开的一方面，该一个或多个第一级时钟信号包括由第一多个延迟元件中的一个或多个延迟元件延迟的左时钟信号，以及由第二多个延迟元件中的一个或多个延迟元件延迟的右时钟信号。该第一多个延迟单元可包括与布置在1C上的第一数据通道的左边的数个数据通道相对应的数个延迟元件。该第二多个延迟单元可包括与布置在第一数据通道的右边的数个数据通道相对应的数个延迟单元。基时钟选择逻辑可以被提供和/或可配置成将左时钟信号或右时钟信号选择为第一级时钟信号。该一个或多个第一级时钟信号可包括该左时钟信号和该右时钟信号。该一个或多个第一级时钟信号可包括该左时钟信号和该右时钟信号的诸版本。
[0024]在本公开的一方面，不提供用于提供根时钟的输出的复用逻辑可以被断电。控制器可以被配置成针对第一级复用逻辑和第二级复用逻辑的诸部分，在活跃时钟模式与断电模式之间进行选择。
[0025]附图简述
[0026]图1解说了在各1C设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来选择性地操作。
[0027]图2解说了用于在1C设备之间采用数据链路的装置的系统架构。
[0028]图3解说了可被适配成包括根据本文所公开的某些方面提供的特定时钟技术的系统的简化示例。
[0029]图4是解说典型的MIP1-兼容D-PHY系统的架构的框图400。
[0030]图5是解说根据本文所公开的某些方面的MIPI兼容D-PHY通道收发机的示例的框图。
[0031 ]图6是解说根据本文所公开的某些方面的延迟单元的框图。
[0032]图7解说了根据本文所公开的某些方面的延迟单元的操作。
[0033]图8解说了根据本文所公开的某些方面的软件可配置的时钟树电路。
[0034]图9解说了根据本文所公开的某些方面的其中可以从软件可配置的时钟树电路获得多个根时钟的示例。
[0035]图10解说了根据本文所公开的某些方面的45nm1C的时钟层中的软件可配置时钟树的实现。
[0036]图11解说了根据本文所公开的某些方面的28nm1C中的软件可配置时钟延迟单元的实现。
[0037]图12是解说采用可根据本文公开的某些方面来适配的处理系统的装置的示例的框图。
[0038]图13是根据本文所公开的某些方面的用于数据转移的方法的流程图。
[0039]图14是解说根据本文所公开的某些方面的可用来配置时钟树的装置的硬件实现的示例的框图。
[0040]详细描述
[0041]现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。
[0042]如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进