各个组合逻辑元件的时延之和；Re浊和X0R1之间的连线，X0R1，X0R1和X0R2之间 的连线，X0R2, W及X0R2和Re巧之间的连线。信号路径3的时延是W下各个组合逻辑元件 的时延之和；RegC和X0R2之间的连线，X0R2, W及X0R2和Re巧之间的连线。
[0050] 步骤603, W所述信号路径的时序特性作为所述中间部分的时序特性。
[0051] 如前所述，在对简化后的电路设计进行仿真时，S2S块的输入端寄存器RegA的输 出（图5B中的事件1)直接触发S2S块输出端寄存器Re巧的输入（图5B中的事件2)。但 是，仍然需要考虑送两个事件之间的时序问题。仍然W时延特性为例。从图7C可W看出， RegA和Re巧之间的信号路径所对应的时延是7纳砂（ns)。也就是说，在对简化后的电路 设计进行仿真时，RegA输出送一事件后7纳砂才发生Re巧输入送一事件。
[0052] 作为比较，在对简化前的电路设计进行仿真时，RegA的输出（图5A中的事件1)经 过X0R1的输入（图5A中的事件2)、X0R1的输出（图5A中的事件3)、X0R2的输入（图5A 中的事件4)、X0R2的输入（图5A中的事件5)，然后才触发Re巧的输入（图5B中的事件 6)。从图7B可W看出，事件1到事件2的时延是1纳砂，事件2到事件3的时延是2纳砂， 事件3到事件4的时延是1纳砂，事件4到事件5的时延是2纳砂，事件5到事件6的时延 是2纳砂。也就是说，在对简化前的电路设计进行仿真时，RegA输出送一事件后也是7纳 砂才发生Re巧输入送一事件。由此可见，在仿真中W所述功能性模块替代所述中间部分， 并且所述功能性模块的时序特性和所述中间部分的时序特性一样，所得到的仿真结果和对 原始电路设计的仿真结果是等价的。
[0053] 从上面的分析可W看出，在简化后的电路设计中，电路元件的数目减少了。相应 地，仿真时所要处理的电路元件和事件的数目都减少了，因此仿真所需的时间被缩短了。
[0054] 在上面的描述中，被所述功能性模块替代的中间部分仅仅包括组合逻辑元件而没 有包括时序逻辑元件。如前所述，送是为了保证在仿真时能够考虑到时序逻辑元件的时序 特性，尤其是建立时间、保持时间等。如果将时序逻辑元件也包含在被功能性模块替代的中 间部分中，则该时序逻辑元件的送些时序特性可能会得不到仿真。
[00巧]根据本发明实施例的设备典型地可W通过运行于图1所示的示例性计算机系统 上的计算机程序来实现。虽然图1所示的是通用的计算机系统的硬件结构，但是由于该计 算机系统运行了所述计算机程序，实现了根据本发明实施例的方案，从而使得该计算机系 统/服务器从通用计算机系统/服务器转变成根据本发明实施例的设备。
[0056] 此外，虽然根据本发明实施例的设备从整体上看是由同一通用计算机系统来实现 的，但是组成该设备的各个装置或模块在本质上是由分立的硬件实现的。送是因为，所述通 用计算机在运行所述计算机程序时，往往采用诸如分时或分处理器核的共享方式来实现各 个装置或模块。W分时实现为例，在特定的时刻，该通用计算机系统作为专用于实现特定装 置或模块的硬件；在不同时刻，该通用计算机系统作为专用于实现不同的装置或模块的不 同硬件。因此，根据本发明实施例的设备是一系列由硬件方式实现的装置或模块的组合，从 而并非仅仅是功能模块构架。相反，根据本发明实施例的设备也可W被理解为主要通过硬 件方式实现根据本发明实施例解决方案的实体设备。
[0057] 图8示出根据本发明实施例的用于对电路设计进行仿真的设备，该设备包括：
[0058] 识别装置，配置为识别电路设计中的至少一个时序逻辑元件到时序逻辑元件S2S 块，其中所述S2S块包括至少一个输入端时序逻辑元件，至少一个输出端时序逻辑元件，和 输入端时序逻辑元件与输出端时序逻辑元件之间的中间部分，并且其中所述中间部分包括 至少一个组合逻辑元件；
[0059] 特性确定装置，配置为确定所述中间部分的逻辑特性和时序特性；和
[0060] 简化装置，配置为W具有所述逻辑特性和时序特性的功能性模块替换所述中间部 分，生成简化的电路设计用于仿真。
[0061] 其中所述特性确定装置包括：
[0062] 配置为获取所述S2S块的输入时序逻辑元件和输出时序逻辑元件的全部可能状 态，从而确定所述中间部分的逻辑特性的模块。
[0063] 其中所述特性确定装置包括：
[0064] 配置为确定所述S2S块所包含的信号路径的模块，其中如果某个输入端时序逻辑 元件的逻辑值可能影响某个输出端时序逻辑元件的逻辑值，则该输入端时序逻辑元件与该 输出端时序逻辑元件之间存在信号路径；
[0065] 配置为根据所述信号路径所经过的元件的时序特性，确定所述信号路径的时序特 性的模块；和
[0066] 配置为W所述信号路径的时序特性作为所述中间部分的时序特性的模块。
[0067] 其中所述中间部分仅包括组合逻辑元件。
[0068] 其中所述识别装置包括：
[0069] 配置为识别电路中的时序逻辑元件的模块，其中所述时序逻辑元件包括时序检查 约束；
[0070] 配置为确定任意两个相邻时序逻辑元件的模块；
[0071] 配置为确定所述两个相邻时序逻辑元件之间的组合逻辑元件的模块；和
[0072] 配置为将所述两个相邻时序逻辑元件及其之间的组合逻辑元件确定为S2S块的 模块
[0073] 本发明可W是系统、方法和/或计算机程序产品。计算机程序产品可W包括计算 机可读存储介质，其上载有用于使处理器实现本发明的各个方面的计算机可读程序指令。
[0074] 计算机可读存储介质可W是可W保持和存储由指令执行设备使用的指令的有形 设备。计算机可读存储介质例如可W是一-但不限于一一电存储设备、磁存储设备、光存储 设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。计算机可读存储介质 的更具体的例子（非穷举的列表）包括；便携式计算机盘、硬盘、随机存取存储器（RAM)、只 读存储器（ROM)、可擦式可编程只读存储器巧PROM或闪存）、静态随机存取存储器（SRAM)、 便携式压缩盘只读存储器（CD-ROM)、数字多功能盘值VD)、记忆棒、软盘、机械编码设备、例 如其上存储有指令的打孔卡或凹槽内凸起结构、W及上述的任意合适的组合。送里所使用 的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁 波、通过波导或其他传输媒介传播的电磁波（例如，通过光纤电缆的光脉冲）、或者通过电 线传输的电信号。
[0075] 送里所描述的计算机可读程序指令可W从计算机可读存储介质下载到各个计算/ 处理设备，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或 外部存储设备。网络可W包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网 关计算机和/或边缘服务器。每个计算/处理设备中的网络适配卡或者网络接口从网络接 收计算机可读程序指令，并转发该计算机可读程序指令，W供存储在各个计算/处理设备 中的计算机可读存储介质中。
[0076] 用于执行本发明操作的计算机程序指令可W是汇编指令、指令集架构（ISA)指 令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者w-种或多种编程语 言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言一诸如 Smallta化、C++等，W及常规的过程式编程语言一诸如"C"语言或类似的编程语言。计算机 可读程序指令可