基于三维片内缓存的处理器结构及其制备方法
【专利摘要】本发明一种基于三维片内缓存的处理器结构及其制备方法，所述处理器结构包括处理器本体，以及堆叠设置在处理器本体上的三维堆叠缓存；三维堆叠缓存包括译码器，多路选择器，灵敏放大器和三维存储模块；三维存储模块由若干个大小相同的缓存子模块堆叠形成；每层缓存子模块之间通过TSV孔将对应的内部地址线互连，三维存储模块内部地址线中的字线连接译码器，每层缓存子模块内部地址线中的位线分别连接一个多路选择器；所有多路选择器的输出端经TSV孔互连后与灵敏放大器的输入端连接；多路选择器上设置有用于控制其是否工作的使能信号OE；译码器的输入端和灵敏放大器的输出端、以及使能信号OE分别与处理器本体连接。
【专利说明】
基于三维片内缓存的处理器结构及其制备方法
技术领域
[0001] 本发明涉及微电子技术领域，具体为基于三维片内缓存的处理器结构及其制备方 法。
【背景技术】
[0002] 目前传统平面处理器主要基于平面互连结构，随着集成度提高，传统平面处理器 架构引入的全局互连延迟及功耗成为制约平面处理器性能进一步提升的瓶颈之一。为此， 多数研究机构和学者开始着手三维处理器研究。采用三维集成技术带来诸如缩短全局互连 长度、减少芯片面积、增加存储容量优点的同时，三维处理器结构也存在以下问题：
[0003] 首先，目前多数三维处理器结构是将平面处理器中缓存与其他单元模块分离，将 缓存与其他模块进行立体集成，形成双层或多层三维处理器结构。但这种处理器结构需要 对平面处理器中其他单元模块重新布局。
[0004] 其次，部分三维处理器结构仅通过扩展传统平面处理器缓存，即在原有缓存结构 上堆叠缓存。由于平面处理器结构与扩展缓存结构是独立的，因此该三维结构仅扩展了处 理器存储容量，无法形成单片式三维处理器结构。
【发明内容】
[0005] 针对现有技术中存在的问题，本发明提供一种基于三维片内缓存的处理器结构及 其制备方法，无需改变原平面处理器中其他单元模块结构，缓解处理器内部互连冗余，提高 处理器结构集成度，设计原理简单，结构可靠。
[0006] 本发明是通过以下技术方案来实现：
[0007] 基于三维片内缓存的处理器结构，包括由逻辑运算单元和控制单元组成的处理器 本体，以及堆叠设置在处理器本体上的三维堆叠缓存;三维堆叠缓存包括译码器，多路选择 器，灵敏放大器和三维存储模块;三维存储模块由若干个大小相同的缓存子模块堆叠形成； 每层缓存子模块之间通过TSV孔将对应的内部地址线互连，三维存储模块内部地址线中的 字线连接译码器，每层缓存子模块内部地址线中的位线分别连接一个多路选择器;所有多 路选择器的输出端经TSV孔互连后与灵敏放大器的输入端连接；多路选择器上设置有用于 控制其是否工作的使能信号0E;译码器的输入端和灵敏放大器的输出端、以及使能信号0E 分别与处理器本体连接。
[0008] 优选的，三维存储模块内部地址线中的字线连接一个译码器时，每层缓存子模块 的字线分别与译码器连接。
[0009] 优选的，三维存储模块中每层缓存子模块的字线分别连接一个译码器时，所有译 码器的输出端经TSV孔互连后与处理器本体连接。
[0010] 优选的，三维堆叠缓存呈封装设置，并通过引出的时钟信号CLK、片选信号CS、写使 能信号_和读使能信号丽与处理器本体连接。
[0011] 基于三维片内缓存的处理器制备方法，包括如下步骤，
[0012] 步骤1，选取满足待制备处理器缓存要求的平面缓存，将该平面缓存中的存储模块 沿字线和/或位线进行等大小分割，得到若干缓存子模块、以及缓存子模块对应的多路选择 器和译码器；
[0013] 步骤2,通过TSV孔将得到的缓存子模块进行堆叠，每层缓存子模块之间通过TSV孔 将对应的内部地址线互连，得到三维存储模块；
[0014] 步骤3,三维存储模块内部地址线中的字线连接译码器，每层缓存子模块内部地址 线中的位线分别连接对应的多路选择器;将所有多路选择器的输出端经TSV孔互连后连接 灵敏放大器的输入端;多路选择器上设置有用于控制其是否工作的使能信号0E;
[0015] 步骤4，将得到的三维存储模块、译码器、多路选择器和灵敏放大器互连后封装得 到三维堆叠缓存;将三维堆叠缓存通过引出的使能信号0E、时钟信号CLK、片选信号CS、数据 线、写使能信号涵、读使能信号涵和地址线与处理器本体连接。
[0016] 优选的，平面缓存中的存储模块仅沿字线进行等大小分割n次时，得到对应的译码 器数量为分割前译码器数量的1 /2n，n为正整数。
[0017] 优选的，平面缓存中的存储模块仅沿位线进行等大小分割n次时，得到对应的多路 选择器数量为分割前多路选择器数量的l/2n，n为正整数;增加多路选择器的数量，保证输 出数据位宽与分割前输出数据位宽一致。
[0018]优选的，平面缓存中的存储模块沿字线进行等大小分割n次时，同时沿位线进行等 大小分割m次时，得到对应的译码器数量为分割前译码器数量的l/2n，n为正整数，得到对应 的多路选择器数量为分割前多路选择器数量的l/2 m，m为正整数;增加多路选择器的数量， 保证输出数据位宽与分割前输出数据位宽一致。
[0019] 与现有技术相比，本发明具有以下有益的技术效果：
[0020] 本发明所述的方法对传统平面处理器片内缓存进行划分，采用基于硅通孔 (Through Si 1 icon-Via，TSV)的三维集成技术将划分的缓存进行立体集成，形成小尺寸，大 容量、低延迟三维缓存，然后将三维片内缓存与处理器本体重的逻辑模块进行立体集成。
[0021] 本发明所述的结构基于二维平面处理器结构进行改进，基本结构成熟可靠，无需 改变处理器结构除缓存外其他模块原有相对布局，使其总体结构稳固；通过对处理器片内 缓存结构进行立体集成，实现了片内缓存单片集成，实现了片内缓存单位面积容量的增加； 通过在三维缓存内部结构中增加多路选择器使能信号0E，使正常工作时，三维存储系统单 层导通，有效降低处理器结构功耗;利用设置的TSV孔取代处理器冗余互连结构，构成纵向 互连结构，极大地减少了逻辑单元访问缓存的距离，减少处理器访问缓存等待时间，降低延 迟，有效提升处理器性能;整体结构上打破常规平面片内缓存布局设计结构及传统平面处 理器结构固有模式，对其进行了结构创新，使处理器性能得到较大提升。
【附图说明】
[0022] 图1为现有技术中一种平面缓存结构示意图。
[0023] 图2为本发明实例中所述的缓存子模块立体集成结构示意图。
[0024] 图3为现有技术中平面缓存结构示意图。
[0025] 图4为本发明实例中所述的三维缓存外部结构示意图。
[0026]图5为现有技术中二维平面处理器结构示意图。
[0027]图6为本发明实例中所述的经三维缓存堆叠后处理器的结构示意图。
[0028]图中：内部地址线1，内部数据线2，TSV孔3，三维存储模块4，灵敏放大器5，多路选 择器6,使能信号0E 7,时钟信号CLK 8,片选信号CS 9,数据线10,写使能信号illl，读使能 信号M12，地址线13，处理器本体14，三维堆叠缓存结构15。
【具体实施方式】
[0029]下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而 不是限定。
[0030] 本发明基于三维片内缓存的处理器结构是对现有的平面处理器结构进行三维化。
[0031] 首先，该结构对处理器结构中片内缓存进行立体集成，无需改变原平面处理器中 其他单元模块结构，可沿用原平面处理器结构布局，无需对其他模块进行重新布局。
[0032] 其次，该结构对处理器结构中片内缓存进行三维划分，采用TSV技术，形成单片立 体集成缓存结构。
[0033]本发明缓解处理器内部互连冗余，提高处理器结构集成度，原理简单，结构可靠， 是一种全新的处理器结构。
[0034]本发明所述的处理器主要有以下三个特征，片内缓存为三维结构的三维堆叠缓存 15;三维堆叠缓存15与由逻辑运算单元和控制单元组成的处理器本体1位体集成;三维堆 叠缓存15立体集成时缓存子模块间立体互连由TSV构成。下面给出结构的具体说明。
[0035] (1)片内缓存为三维结构的三维堆叠缓存15。
[0036] 首先，采用三维立体集成技术，将片内二维缓存结构沿字线、位线、或同时沿字线 和位线方向进行划分，划分方向如图1中虚线所示，二维缓存结构如图1所示，将平面缓存结 构划分为大小一致的缓存子模块。
[0037] 其次，将划分所得缓存子模块进行立体集成，如图2所示，在立体集成过程中，将缓 存子模块立体集成为若干层的三维存储模块4，同时增加缓存外部使能信号0E控制三维存 储模块4内部不同层多路选择器选通，进一步控制不同层工作状态；同时，由于沿位线划分 时，导致多路选择器数目减少，为保证输出数据一致，在三维存储模块4中，根据划分方案不 同，增加多路选择器数目；
[0038]如图2所示，在三维存储模块4内部，将对应的内部地址线1，内部数据线2,以及多 路选择器使能信号线0E进行纵向互连;如图4所示，在三维存储模块4外部，将不同层的缓存 子模块所对应的时钟信号端口 CLK，片选信号CS，以及读写信号^、涵，地址线13，数据 线10，多路选择器使能信号线0E进行纵向互连。
[0039] (2)三维堆叠缓存15与由逻辑运算单元和控制单元组成的处理器本体1位体集 成。
[0040] 对于任意平面处理器结构，采用呈三维缓存结构的三维存储模块4取代原本平面 处理器中片内缓存所在位置，将三维缓存信号端口，诸如时钟信号端口CLK，片选信号端口 CS，读写信号端口而、石〗，地址信号端口，数据信号端口与对应的原平面处理器结构中 逻辑单元模块输入、输出信号端口互连，如图6所示给出了处理器结构侧视图。
[0041] 同时在平面处理器逻辑层结构中，增加输入多路选择器使能信号0E，控制不同缓 存层多路选择器，选择正常工作缓存层，降低正常工作功耗。
[0042] (3)三维堆叠缓存15立体集成时缓存子模块间立体互连由TSV构成。
[0043]三维堆叠缓存15内部结构中，采用TSV互连结构，将划分前后对应内部地址线1，内 部数据线2,以及多路选择器使能信号线0E进行互连;三维堆叠缓存15外部结构中，如图4所 示，采用TSV互连结构，将立体集成片内缓存不同层的时钟信号CLK，片选信号CS，读写信号， 输入地址信号13,输出数据信号端口 10,多路选择器使能信号线0E进行互连。
[0044]具体的结构及制备如以下实施例所述。
[0045]实施例1，采用单一划分方式的三维处理器结构。
[0046] (1)三维存储模块的结构说明。
[0047]如图1所示的平面缓存结构示意图。对64KX8的平面缓存内部结构沿位线方向进 行一次划分，分割得到83吐1-0、831^1-1、831^2-0、831^2-1四个大小为161(\4-致的缓存 模块，在上下层分别增加一倍的多路选择器，保证输出数据与原先一致，形成四个16KX8缓 存单元1^111<:1-&、1^111<:1-13、1^111<:2-&、1^111<:2-13。根据图2所不，将161(\8的存储模块1^111<:1-&、 Bank2-a分别堆叠于存储模块Bankl-b、Bank2-b之上，形成两层立体集成缓存结构。
[0048]如图3所示的平面缓存外部结构;对比如图4所示的立体集成的三维存储模块外部 信号连接方式。其中多路选择器使能信号0E可在缓存工作时，控制不同层的多路选择器，从 而选择导通对应层的缓存子模块，使缓存在工作状态下，只需单层工作。
[0049] (2)三维处理器结构的说明。
[0050] 对比图5给出平面处理器结构，图6中的三维处理器结构示意图中存储器中缓存子 模块为2层，在三维集成过程中，立体集成缓存中缓存子模块最下层和处理器本体的逻辑层 位于同一层，即构建三维处理器结构相比原处理器结构无需改变逻辑单元模块相对关系。 三维处理器通过TSV访问缓存，极大地减少了全局互连长度。
[0051 ] (3)立体集成互连结构说明。
[0052]在三维存储模块4内部结构中，如图2所示，在立体集成过程中，采用TSV将缓存划 分前后对应地址线和数据线进行互连；
[0053]在三维存储模块4外部中，如图4所示，采用TSV对缓存结构时钟信号CLK，片选信号 CS，读写使能信号、丽，及多路选择器使能信号0E进行纵向互连。图4中虚线表示缓存 内部结构TSV。
[0054]实施例2,采用不同划分方式的三维处理器结构。
[0055] (1)三维存储模块的结构说明。
[0056]如图1所示的平面缓存结构示意图。对64KX8的平面缓存内部结构沿位线方向进 行一次划分，再沿字线方向进行二次划分，分割得到Bankl-0/l/2/3，Bank2-0/l/2/3八个8K X4的缓存模块，在上下层分别增加一倍的多路选择器，保证输出数据与原先一致，形成8个 8KX8缓存模块。根据图2所示，将存储模块Bankl-a/b、Bank2-a/b分别堆叠于存储模块 Bankl-c/d、Bank2_c/d之上，形成4层立体集成缓存层。
[0057]如图3所示的平面缓存外部结构;对比如图4所示的立体集成的三维存储模块外部 信号连接方式。其中多路选择器使能信号0E可在缓存工作时，控制不同层多路选择器，从而 选择导通对应层的缓存子模块，使缓存在工作状态下，只需单层工作。
[0058] (2)三维处理器结构的说明。
[0059] 对比图5给出平面处理器结构，图6中的三维处理器结构示意图中存储器中缓存子 模块为4层，在三维集成过程中，立体集成缓存中缓存子模块最下层和处理器本体的逻辑层 位于同一层，即构建三维处理器结构相比原处理器结构无需改变逻辑单元模块相对关系。 三维处理器通过TSV访问缓存，极大地减少了全局互连长度。
[0060] (3)立体集成互连结构说明。
[0061] 在三维存储模块4内部结构中，如图2所示，在立体集成过程中，采用TSV将缓存划 分前后对应地址线和数据线进行互连；
[0062]在三维存储模块4外部中，如图4所示，采用TSV对缓存结构时钟信号CLK，片选信号 CS，读写使能信号^^万，及多路选择器使能信号0E进行纵向互连。图4中虚线表示缓存 内部结构TSV。
【主权项】
1. 基于三维片内缓存的处理器结构，其特征在于，包括由逻辑运算单元和控制单元组 成的处理器本体(14)，以及堆叠设置在处理器本体(14)上的三维堆叠缓存（15); 所述的三维堆叠缓存（15)包括译码器，多路选择器(6)，灵敏放大器(5)和三维存储模 块(4);三维存储模块(4)由若干个大小相同的缓存子模块堆叠形成;每层缓存子模块之间 通过TSV孔将对应的内部地址线（1)互连，三维存储模块(4)内部地址线（1)中的字线连接译 码器，每层缓存子模块内部地址线（1)中的位线分别连接一个多路选择器(6);所有多路选 择器(6)的输出端经TSV孔互连后与灵敏放大器(5)的输入端连接;多路选择器(6)上设置有 用于控制其是否工作的使能信号〇E(7);译码器的输入端和灵敏放大器(5)的输出端、以及 使能信号〇E(7)分别与处理器本体(14)连接。2. 根据权利要求1所述的基于三维片内缓存的处理器结构，其特征在于，三维存储模块 (4)内部地址线（1)中的字线连接一个译码器时，每层缓存子模块的字线分别与译码器连 接。3. 根据权利要求1所述的基于三维片内缓存的处理器结构，其特征在于，三维存储模块 (4)中每层缓存子模块的字线分别连接一个译码器时，所有译码器的输出端经TSV孔互连后 与处理器本体(14)连接。4. 根据权利要求1所述的基于三维片内缓存的处理器结构，其特征在于，三维堆叠缓存 (15)呈封装设置，并通过引出的时钟信号CLK(8)、片选信号CS(9)、写使能信号和读 使能信号涵（12)与处理器本体(14)连接。5. 基于三维片内缓存的处理器制备方法，其特征在于，包括如下步骤， 步骤1，选取满足待制备处理器缓存要求的平面缓存，将该平面缓存中的存储模块沿字 线和/或位线进行等大小分割，得到若干缓存子模块、以及缓存子模块对应的多路选择器 (6)和译码器； 步骤2，通过TSV孔将得到的缓存子模块进行堆叠，每层缓存子模块之间通过TSV孔将对 应的内部地址线（1)互连，得到三维存储模块(4); 步骤3,三维存储模块(4)内部地址线（1)中的字线连接译码器，每层缓存子模块内部地 址线（1)中的位线分别连接对应的多路选择器(6);将所有多路选择器(6)的输出端经TSV孔 互连后连接灵敏放大器(5)的输入端;多路选择器(6)上设置有用于控制其是否工作的使能 信号〇E(7); 步骤4,将得到的三维存储模块(4)、译码器、多路选择器(6)和灵敏放大器(5)互连后封 装得到三维堆叠缓存（15);将三维堆叠缓存（15)通过引出的使能信号0E(7)、时钟信号CLK (8)、片选信号CS(9)、数据线（10)、写使能信号^(11)、读使能信号涵（12)和地址线（13) 与处理器本体(14)连接。6. 根据权利要求5所述的基于三维片内缓存的处理器制备方法，其特征在于，平面缓存 中的存储模块仅沿字线进行等大小分割η次时，得到对应的译码器数量为分割前译码器数 量的1/2 η，η为正整数。7. 根据权利要求5所述的基于三维片内缓存的处理器制备方法，其特征在于，平面缓存 中的存储模块仅沿位线进行等大小分割η次时，得到对应的多路选择器(6)数量为分割前多 路选择器数量的1/2 η，η为正整数;增加多路选择器(6)的数量，保证输出数据位宽与分割前 输出数据位宽一致。8.根据权利要求5所述的基于三维片内缓存的处理器制备方法，其特征在于，平面缓存 中的存储模块沿字线进行等大小分割η次时，同时沿位线进行等大小分割m次时，得到对应 的译码器数量为分割前译码器数量的l/2 n，n为正整数，得到对应的多路选择器(6)数量为 分割前多路选择器数量的l/2m，m为正整数;增加多路选择器(6)的数量，保证输出数据位宽 与分割前输出数据位宽一致。
【文档编号】G06F15/76GK105930300SQ201610228623
【公开日】2016年9月7日
【申请日】2016年4月13日
【发明人】谢成民, 怡磊, 单光宝, 刘松
【申请人】中国航天科技集团公司第九研究院第七七研究所, 中国航天科技集团公司第九研究院第七七一研究所