应用于三维集成微系统的GaN外延片结构及制备方法
【专利摘要】本发明公开了一种应用于三维集成微系统的GaN外延片结构及制备方法，属于微电子技术领域。本发明包括衬底，在衬底上刻蚀有若干呈阵列排布的深槽，每个深槽的槽底均覆盖有GaN外延层，所述GaN外延层是在槽底上直接外延生长而成的。利用本发明，芯片无需经过填埋过程即可直接应用，工艺简单，提高制备效率。
【专利说明】
应用于三维集成微系统的GaN外延片结构及制备方法
技术领域
[0001]本发明属于微电子技术领域，尤其涉及一种应用于三维集成微系统的GaN外延片结构及制备方法。
【背景技术】
[0002]随着摩尔定律正式失效，半导体行业进入后摩尔时代。后摩尔时代的集成电路将更加重视系统级的集成和小型化。因此后摩尔时代也是一个微系统的时代。片上系统和三维集成微系统是实现微系统的两种典型方案。
[0003]片上系统是指在一个晶片上集成系统所需要的传感器、数模转换、信号处理单元、信号收发单元、机械单元、光电单元等等。但是，不同的电路功能牵扯到不同的制造工艺、半导体材料。同时系统规模的增大也必然会降低了芯片的成品率。
[0004]三维集成微系统米用MEMS(microelectromechanical systems)制造技术对芯片进行系统级封装。MEMS制造技术是一种高精度多层立体加工技术，具有精度高、一致性好、可批量化生产等优点。基于MEMS技术的三维集成工艺是通过电学互连的贯穿硅通孔制备高精度圆片级键合等加工技术，把不同功能的芯片粘接在一起，形成在Z轴方向上立体集成和信号互联的三维立体堆叠结构，成为一个能够共同完成一个或多个功能的单一芯片。三维集成技术可以大幅降低全局互连长度，实现异质芯片集成，更能够提高芯片集成度，减小芯片体积。由于几乎所有的电路都采用各自最优化工艺实现，因此实现系统集成的同时可以不以牺牲芯片的性能为代价。
[0005]GaN作为第三代宽禁带半导体材料(Eg大于或等于3.2ev)，具有优秀的电学性能和光学性能，可以用做微系统中的射频模块、电源管理模块、传感器模块以及光电模块。常规的GaN外延片结构都是生长在蓝宝石、SiC、Si以及GaN衬底上。这些GaN外延片结构应用到三维集成微系统中需要经历芯片制备，刻蚀深槽，芯片填埋，以及引线键合，晶圆键合等工艺，制备工序较多。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种应用于三维集成微系统的GaN外延片结构及制备方法，芯片无需经过填埋过程即可直接应用，工艺简单，提高制备效率。
[0007]为解决上述技术问题，本发明所采取的技术方案是:一种应用于三维集成微系统的GaN外延片结构，包括衬底，在衬底上刻蚀有若干呈阵列排布的深槽，每个深槽的槽底均覆盖有GaN外延层，所述GaN外延层是在槽底上直接外延生长而成的。
[0008]进一步的技术方案，GaN外延层自下至上依次为GaN沟道层和势皇层。
[0009]进一步的技术方案，GaN外延层下至上依次为形核层、沟道层、插入层、势皇层以及势皇层表面的帽层。
[0010]进一步的技术方案，深槽的深度为10-300微米。
[0011 ]进一步的技术方案，GaN沟道层的厚度为2微米。
[0012]进一步的技术方案，当势皇层成分为AlxGai—xN时，X在1%-100%范围内；当势皇层成分为InxAlN1I时，X值为17%，势皇层的厚度小于20nm。
[0013]进一步的技术方案，衬底为SiC、蓝宝石、S1、GaN中的一种。
[0014]一种利用GaN外延片结构制备三维集成微系统的制备方法，包括以下步骤:
一、在衬底上形成掩膜层；
二、采用光刻工艺加工深槽图形，然后使用等离子体刻蚀衬底，形成深槽；
三、在掩膜层及深槽槽底上外延生长GaN外延层，其中GaN外延层自下至上依次为GaN沟道层和势皇层;采用化学方法去除掩膜层，掩膜层上覆盖的GaN外延层一并去除，深槽内的GaN外延层得到保留；
四、在深槽内的GaN外延层上加工芯片键合点；
五、在衬底上制备引线；
六、采用键合丝连接引线和芯片键合点，完成微系统的第一层；
七、制备微系统的第二层，第二层的制备与第一层制备过程相似，是以制备的第一层为基底，在基底的背面刻蚀深槽，背面的深槽与该层正面的深槽错位设置，该层背面的深槽与第一层的深槽位置相对应，采用衬底深孔刻蚀工艺和电镀制备通孔引线，该通孔引线用于连接第二层正面的引线与第一层正面的引线；
八、制备微系统的第三层，第三层为圆片盖板层，第三层背面与第二层正面的深槽对应的位置刻蚀深槽；
九、三层晶片对准、接触，进行晶圆键合，形成三维集成微系统。
[0015]采用上述技术方案所产生的有益效果在于:本发明的制备方法是首先在衬底上加工深槽，然后外延生长GaN，最后去除深槽外的GaN外延层，只保留深槽内的GaN外延层，芯片可以直接制备在深槽中，免除芯片至深槽的转移工序。
【附图说明】
[0016]图1是本发明GaN外延片的结构图；
图2是图1中A处的局部放大图；
图3是图1中单个深槽的横截面图；
图4是外延片制备步骤一的结构图；
图5是外延片制备步骤二的结构图；
图6是外延片制备步骤三的结构图；
图7是外延片制备步骤四的结构图；
图8是外延片制备步骤五的结构图；
图9是外延片制备步骤六也即第一层的结构图；
图10是外延片制备步骤七所述的第二层的结构图；
图11是外延片制备步骤八所述的第三层的结构图；
图12是三维集成微系统的结构图；
图中:101、衬底；102、深槽；103;掩膜层；104、芯片键合点；105、引线；106、键合丝;107、通孔引线；202、沟道层;203、势皇层;301、第一层;302、第二层;303、第三层。
【具体实施方式】
[0017]下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0018]本发明提供如图1、图2所示的一种应用于三维集成微系统的GaN外延片结构，包括衬底，在衬底101上刻蚀有若干呈阵列排布的深槽102，每个深槽102的槽底均覆盖有GaN外延层，所述GaN外延层是在槽底上直接外延生长而成的。
[0019]图3 为GaN 外延层结构为HEMT 时的结构图，HEMT(hi gh electron mobilitytransistor)是高电子迀移率晶体管，其GaN外延层自下至上依次为GaN沟道层202和势皇层203，深槽102的深度为10-300微米，GaN沟道层202的厚度为2微米。其中，当势皇层203成分为AlxGapxN时，X在1%-100%范围内；当势皇层203成分为InxAlNpx时，X值为17%，势皇层203的厚度小于20nmo
[0020]其中，GaN外延层的结构还可以是，自下至上依次为形核层、沟道层202、插入层、势皇层以及势皇层203表面的帽层。
[0021]衬底为SiC、蓝宝石、S1、GaN中的一种。
[0022]本发明给出了一个两层微系统的制备方法，步骤如下:
一、在衬底101上形成如图4所示的掩膜层103;
二、采用光刻工艺加工深槽图形，然后使用等离子体刻蚀衬底，形成深槽102，如图5所示；
三、在掩膜层103及深槽102槽底上外延生长GaN外延层，其中GaN外延层自下至上依次为GaN沟道层202和势皇层(203);采用化学方法去除掩膜层103，掩膜层103上覆盖的GaN外延层一并去除，深槽102内的GaN外延层得到保留，如图6所示；
四、在深槽102内的GaN外延层上加工如图7所示的芯片键合点104，用于芯片间的互联；
五、在衬底101上制备如图8所不的引线105;
六、如图9所示，采用键合丝106连接引线105和芯片键合点104，完成微系统的第一层
301；
七、如图10所示，制备微系统的第二层302，第二层302的制备与第一层301制备过程相似，是以制备的第一层301为基底，在基底的背面刻蚀50微米以上的深槽，背面的深槽与该层正面的深槽错位设置，该层背面的深槽与第一层的深槽位置相对应，采用衬底深孔刻蚀工艺和电镀制备通孔引线107，该通孔引线107用于连接第二层302正面的引线与第一层301正面的引线；
八、制备微系统的第三层303，如图11所示，第三层303为圆片盖板层，第三层303背面与第二层302正面的深槽对应的位置同样刻蚀50微米以上的深槽；
九、按照如图12所示组装系统，三层晶片对准、接触，进行晶圆键合，形成三维集成微系统。
[0023]本发明所提及的外延片结构，首先需要经历化学刻蚀或者等离子体刻蚀处理，采用介质掩膜的方法保护掩膜以下的衬底不被刻蚀，未覆盖掩膜的位置刻蚀10至300微米深度，形成深槽;然后，不去除掩膜，在深槽底部外延生长GaN外延层;再采用化学腐蚀方法去除深槽外的掩膜，掩膜上覆盖的GaN外延层被一并去除，GaN深槽内的GaN外延层得到保留，如此得到GaN外延层仅位于衬底深槽中的GaN外延片结构。
[0024]虽然本发明已较佳施例披露如上，但是本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种应用于三维集成微系统的GaN外延片结构，其特征在于，包括衬底，在衬底(101)上刻蚀有若干呈阵列排布的深槽(102)，每个深槽(102)的槽底均覆盖有GaN外延层，所述GaN外延层是在槽底上直接外延生长而成。2.根据权利要求1所述的应用于三维集成微系统的GaN外延片结构，其特征在于，GaN外延层自下至上依次为GaN沟道层(202)和势皇层(203)。3.根据权利要求1所述的应用于三维集成微系统的GaN外延片结构，其特征在于，GaN外延层下至上依次为形核层、沟道层(202)、插入层、势皇层以及势皇层(203)表面的帽层。4.根据权利要求1所述的应用于三维集成微系统的GaN外延片结构，其特征在于，深槽(102)的深度为10-300微米。5.根据权利要求2或3所述的应用于三维集成微系统的GaN外延片结构，其特征在于，GaN沟道层(202)的厚度为2微米。6.根据权利要求2或3所述的应用于三维集成微系统的GaN外延片结构，其特征在于，当势皇层(203)成分为AlxGa1-XN时，X在1%-100%范围内；当势皇层(203)成分为InxAlN1-X时，X值为17%，势皇层(203)的厚度小于20nm。7.根据权利要求1所述的应用于三维集成微系统的GaN外延片结构，其特征在于，衬底为SiC、蓝宝石、S1、GaN中的一种。8.—种利用GaN外延片结构制备三维集成微系统的制备方法，其特征在于，包括以下步骤: 一、在衬底(101)上形成掩膜层(103); 二、采用光刻工艺加工深槽图形，然后使用等离子体刻蚀衬底，形成深槽(102); 三、在掩膜层(103)及深槽(102)槽底上外延生长GaN外延层，其中GaN外延层自下至上依次为GaN沟道层(202)和势皇层(203);采用化学方法去除掩膜层(103)，掩膜层(103)上覆盖的GaN外延层一并去除，深槽(102)内的GaN外延层得到保留； 四、在深槽(102)内的GaN外延层上加工芯片键合点(104); 五、在衬底(101)上制备引线(105); 六、采用键合丝(106)连接引线(105)和芯片键合点(104)，完成微系统的第一层(301); 七、制备微系统的第二层(302)，第二层(302)的制备与第一层(301)制备过程相似，是以制备的第一层(301)为基底，在基底的背面刻蚀深槽，背面的深槽与该层正面的深槽错位设置，该层背面的深槽与第一层的深槽位置相对应，采用衬底深孔刻蚀工艺和电镀制备通孔引线(107)，该通孔引线(107)用于连接第二层(302)正面的引线与第一层(301)正面的引线； 八、制备微系统的第三层(303)，第三层(303)为圆片盖板层，第三层(303)背面与第二层(302)正面的深槽对应的位置刻蚀深槽； 九、三层晶片对准、接触，进行晶圆键合，形成三维集成微系统。
【文档编号】H01L21/20GK105977139SQ201610577349
【公开日】2016年9月28日
【申请日】2016年7月21日
【发明人】宋旭波, 吕元杰, 冯志红
【申请人】中国电子科技集团公司第十三研究所