具有主设备和从设备的pll系统的制作方法
【专利摘要】一种主锁相环设备可与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，一个或多个数字PLL(DPLL)通道包括主数控振荡器(mDCO)。主同步定时器产生主定时脉冲，以从mDCO读取相位和频率信息。外设接口将读取的频率和相位信息发送到一个或多个从设备。同步接口发送主定时脉冲以同步sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在从设备处接收到的相位和频率信息时使用。
【专利说明】
具有主设备和从设备的PLL系统
技术领域
[0001]本发明涉及精确定时的领域，并且尤其涉及在包括主PLL设备和一个或多个从设备的数字锁相环(PLL)系统中的准确相位和频率控制。
【背景技术】
[0002]全球市场上对更高集成度的需求激发了对主要是PLL的高计数多通道同步设备的需要。不同应用需要不同数量的通道。使用具有多于所需数量的通道的设备通常是这种情况，其具有明显的成本劣势。在一个主设备和多个从设备上分配功能是一个选择，但它不能广泛使用，因为缺乏良好的同步，同步需要从每一个从设备到主设备的大量反馈连接时钟。
[0003]—个现有技术解决方案使用高集成度多通道PLL设备，其可以管理通常超过10数量的通道的最高需求，以覆盖不需要这么多通道的应用。对于高硅和板面积的要求使得这个解决方案越来越缺少吸引力。另一现有技术解决方案利用具有少量PLL通道的设备以覆盖全部所需应用。这个解决方案的缺点是在各所用PLL设备中的适当同步和输出时钟对准的技术困难，以及每一设备中复杂数字PLL功能的开销，其常常等同于较高的价格。
[0004]另一个解决方案构建具有全部所需可能的通道计数的多通道PLL设备的整个组合。这个解决方案的成本劣势是显而易见的。又一解决方案使用将区域密集和性能关键功能分散到从设备的主从概念。这个现有解决方案的问题是缺乏良好的同步方法，其假定使用类似于数控振荡器(NCO)的外部反馈概念，其中，频率和相位误差由自从设备到主设备的反馈时钟校正。结果，该设计过于复杂，使用主设备和从设备上管脚形式的过多资源以及其他从资源，例如输出分频器。
[0005]还尝试了使用主设备对从设备的直接控制的主从概念，但这涉及严格的时序收敛要求，而该严格的时序收敛要求对于在多芯片或者甚至多管芯环境中实施是不切实际的或不可能的。
【发明内容】
[0006]本发明的实施例使得有可能产生使用一个主设备来准确控制多个从设备的频率和相位的灵活的多通道PLL，尤其是多通道数字锁相环(DPLL)。本发明的各实施例通过向现有技术主从概念提供新颖的同步方法而解决了多通道PLL设备的粒度问题。这允许支持基于“按需构建块”概念的灵活的架构，其中，复杂的功能通常以驻留在一个设备上的数字逻辑中实施，而频率合成引擎可位于在相同或不同封装结构中的多个从设备上，从而允许由主设备对从设备的精确和适当的控制，无需使用外部反馈。
[0007]根据本发明，提供了一种主锁相环(PLL)设备，该主锁相环(PLL)设备可与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，该主锁相环(PLL)设备包括:至少一个数字PLL(DPLL)通道，每一个数字PLL通道都包括主数控振荡器(mDCO)，该主数控振荡器(mDCO)比所述从数控振荡器具有更高的分辨率;主同步定时器，用于产生主定时脉冲，以允许从所述mDCO读取相位和频率信息；外设接口，用于将所述读取的频率和相位信息发送到所述一个或多个从设备;及主同步接口，用于发送所述主定时脉冲以同步所述sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在所述从设备接收的所述相位和频率信息时使用。
[0008]优选地，主PLL设备是多通道设备，每一个通道都包括含mDCO的锁相环。
[0009]在取决于应用产生可变数量的PLL通道时引起的同步挑战通过将频率合成功能中的核心数字锁相环DPLL功能分隔在各分开的设备中来解决。在大多数情况下，取决于所需PLL性能，频率合成功能的实施是模拟密集的，并且需要大管芯区域，同时DPLL功能通常可在可随着硅技术缩放的数字逻辑中实现。主要难题在于在实施DPLL功能的设备与负责频率合成的设备之间具有适当的通信。
[0010]在不同应用中用于相似的功能分配的主从概念允许用最小的开销或不用开销来极为灵活地产生任意数量的PLL通道。在PLL环境中，能够接受所需数量的参考时钟的一个主设备可以控制多个从设备。取决于对通道粒度的应用要求，从设备可以在单一晶片或封装结构中具有一个、两个或多个通道。通过确保从设备对于来自主设备的选定参考的变化的适当的相位和频率响应来适当控制全部从设备的能力成为使用这种系统的能力的关键，良好的同步机制最关键。
[0011]本发明的各实施例使用多通道PLL系统内的主设备与从设备之间的适当同步的方法，主设备包含参考采样数字化模块和诸DPLL模块，诸DPLL模块也就是相位/频率检测器、环路滤波器和数控振荡器(DCO)，从设备主要包含模拟加强的频率合成模块。主设备对从设备的频率和相位的控制使用串行接口完成，以使得在主设备与从设备之间的互连线数量最少。
[0012]本发明的实施例允许在来自多个从设备的全部输出时钟中的良好对准，以及在选定输入参考时钟与任何从输出时钟之间的对准，而无需从从设备到主设备的任何物理反馈信号。为了实现所需对准，除了从设备的频率和相位控制所需的从主设备到从设备的串行接口连接以外，主设备将系统时钟和周期性同步信号Sync发送到每一个从设备。允许使用主从概念的同步机制是本发明的特点。本发明的一个方面是一种同步方法，该方法通过使用用于确定频率和相位更新的平均时间的主设备同步脉冲以及每一从设备中的确定将相位和频率应用于特定从设备的准确时间的同步脉冲来实现。
[0013]当需要对电压和温度变化的极为准确的对准时，可以将来自每一个从设备的额外反馈信号传递到主设备，从而允许在全部从设备输出时钟中和在选定参考时钟与任何从设备输出时钟之间的非常准确的对准。
[0014]同步方法可被应用于基于主从的多通道PLL，而不管该基于主从的多通道PLL包含在一个封装结构中，还是是使用针对主设备的一个封装结构和针对从设备的单个或多个封装结构来实现的。
[0015]根据本发明的另一个方面，提供了一种控制一个或多个从设备的方法，该从设备包括通过主锁相环设备中的数控振荡器的输出控制的数控振荡器(DCO)，该方法包括:通过主同步定时器产生主设备中的定时脉冲;使所述副本同步定时器与从所述主设备接收的主定时脉冲同步;从所述数控振荡器的所述输出读取相位和频率信息;通过外设接口将所述相位和频率信息传送到所述一个或多个从设备;及基于由所述副本同步定时器产生的定时脉冲更新所述一个或多个从设备处的所述相位和频率信息。
【附图说明】
[0016]现在将通过参考附图仅示例性地详细说明本发明，在附图中:
[0017]图1是多通道主设备的框图；
[0018]图2是不出一系列从设备的框图；
[0019]图3是要求到主设备的反馈以供维持准确的对准的多通道多PLL从设备的框图；及
[0020]图4是从同步定时器的框图。
【具体实施方式】
[0021]如图1和2所示的，一种使用根据本发明的实施例的同步方法的多通道PLL，该多通道PLL包括主设备I和多个从设备18、19、20。主设备I的任务是接受多个参考时钟，并允许每一通道PLL跟踪任意参考时钟elk O……elk R-1。
[0022]每一个参考时钟都首先由相应的参考时钟采样模块2、3、4采样(数字化)。基于指定的参考时钟故障准则监控参考时钟的质量，指定的参考时钟故障准则是与应用相关的，以及使用参考时钟选择模块5为N个PLL通道6、7、8中每一个选择适当的参考。
[0023]每一个PLL都由相位频率检测器10、环路滤波器11和主数控振荡器(mDC0)12组成。将与选定参考相关的相位信息与相位频率检测器10中的系统时钟进行比较，得到相位误差，在将该相位误差在被用作DCO 12的频率和相位控制字之前，使其通过低通环路滤波器
Ilo
[0024]系统时钟由系统时钟发生器模块15产生，系统时钟由系统时钟发生器模块15由来自外部晶体振荡器16的稳定时钟反馈。
[0025]主设备中的mD⑶12相比于从设备中的相应sD⑶23具有明显更高的分辨率。例如，mDCO可以具有96比特宽分辨率，而sDCO的分辨率可以仅为40比特宽。将主DCO 12相位和频率信息周期性地提供给主串行外设接口(MSPI)13以被用来更新目标从设备sDCO 23。为了适应从设备18、19、20的适当更新而无需会使得整个概念变得不可用的从多个从设备18、
19、20到主设备I的大量反馈时钟，需要主设备和从设备之间的足够同步。
[0026]为了提供主设备与从设备之间的同步，主设备中的主同步定时器14产生周期性脉冲，其用于读取从DCO所需的mDCO 12相位和频率信息。为了避免需要将同步定时器14脉冲在一个系统时钟周期中传送到从设备18、19、20，每一从设备都具有其自己的从同步定时器22，它是主同步定时器14的副本。由于主设备向全部从设备提供系统时钟，主设备上的主同步定时器14和每一从设备上的从同步定时器22将使用相同的系统时钟频率运行，因此在设备初始化期间仅需要执行同步。基于来自从同步定时器22的脉冲更新从DCO 23的相位和频率。
[0027]通道N-1PLL 8的主要目的是当需要例如在+/-0.5ns量级的非常严格对准时充当反馈校准PLL。在此情况下，对输出时钟位置的调整必须是连续的以补偿任何温度和电压变化。当无需这样的严格对准时(例如为+/-2ns量级)，通道N-1 PLL 8可以用作常规PLL。
[0028]通过主设备与从设备之间的正确同步，确保从设备18、19、20的全部输出时钟在它们自身中以及与选定参考时钟都具有所需对准。
[0029]每一个从设备中的从串行外设接口SSPI控制模块21都从MSPI控制模块13接收数据，从而产生所需格式的用于更新从DCO 23的相位和频率的数据，以及用于频率同步模块24和时钟分频器25的静态控制。
[0030]当需要反馈校准时，选择参考源中的一个以从全部从设备接受反馈时钟，进而允许对任何从输出时钟相位的准确控制。在一个示例性实施例中，将反馈时钟施加到参考时钟采样模块4的输入，但也可以选择其他采样模块。跟踪反馈时钟变化的PLL通道8被用来通过延迟控制模块9更新每一个PLL 6、7、8的mDCO 12。
[0031]必须更新mD⑶，因为从设备跟随其对应的主时钟。尽管一个PLL并因此一个主DCO可以控制多个或全部从设备，但每一从设备都有在主设备中具有其自己的相应PLL的选择。PLL 6……8的任务是(通过所希望的环路带宽和许多其他参数)跟随参考相位及控制全部输出的定时，包括从设备的定时。全部调整都必须通过主PLL因此因此通过作为主PLL的部件的主DCO作出，以便被传递到其从设备，这些调整包括基于反馈时钟计算的用以实现非常准确的对准的调整。
[0032]即使在此情况下使用外部反馈，所用资源与现有技术相比都明显更少，在现有技术中，每一反馈时钟都需要单独的管脚和处理PLL，包括主设备上的参考时钟采样模块。
[0033]现参考图3，需要多路复用器26来选择来自每一个从设备18、19、20的时钟，这需要随电压和温度变化保持输出时钟的非常准确的对准。多路复用器26由来自主设备中的主GP1控制模块17的通用输入/输出(GP1)信号控制，以周期性地选择要监控的每一从设备
18、19、20输出时钟以实现适当的输出时钟对准。在此模式中，除了通过主DCO 12执行对每一从DCO 23的精细调整以外，还可以单独地粗略调整每一从输出时钟分频器25，以实现准确的时钟对准。通道N-1或反馈校准PLL 8用作反馈校准PLL，反馈校准PLL通过延迟控制模块9通过更新从DCO 23和从时钟分频器25来控制输出时钟相位。
[0034]利用主从概念的多通道PLL中的关键因素之一是在主设备与从设备之间的适当的通信。理论上，执行主从通信的最容易的方式之一是确保主设备对从设备的直接定时控制，这需要从主到从的严格定时控制。这个方法的缺点是需要在主设备和从设备之间的系统时钟对准。
[0035]为了使得时序收敛要求容易，在优选实施例中实施了不同的同步方案。对于需要随电压和温度变化跟踪输出时钟之间非常准确的对准的情况，该同步方法也利用每一从设备与主设备之间存在物理校准反馈线。该同步方案需要主同步定时器14与从同步定时器22之间的适当的同步。
[0036]图4中显示了从同步定时器22的框图。主设备I产生采样脉冲，该采样脉冲被发送到每一从设备18、19、20。每一从同步定时器22都具有用以将脉冲的上升沿定义为对准点的边沿检测器27。
[0037]每一从同步定时器22都具有其自身的计数器28，只要主同步定时器14计数值被改变，就由主设备I重新编程该计数器28。为了确保适当的同步，在改变从设备18、19、20中的同步定时器22之前先改变主同步定时器14是重要的。
[0038]在通电时，或在主同步定时器14或从同步定时器22初始计数值改变后，执行从同步定时器22的同步。输出时钟在同步期间被禁用以避免相位跳变。
[0039]在检测到来自主设备I的同步脉冲的时刻，从同步定时器22的计数器28被先前写入的指定值或通电时的缺省值盖写。这个盖写将仅发生一次或几次(可在初始化期间编程)，并且随后从同步定时器22的计数器28将继续独立计数，而无需产生本地采样脉冲所需的重新同步。来自主设备I的同步脉冲不需要满足相对于本地从系统时钟的任伺特定定时。该脉冲被假设为足够宽，使得利用系统时钟的边沿检测可总是被正确地执行。
[0040]无法保证主同步定时器14和从同步定时器22的值相同，因为同步脉冲不需要与从系统时钟相关。因此，采用输出脉冲控制的其他机制，该机制假定相位偏移，而不是绝对相位更新。在主同步脉冲与从同步脉冲(两个不同设备中的1延迟、时钟树)中间存在不确定性。
[0041]通过由偏移控制机制基于主设备DCO 12内部的虚拟定时参考向从DCO 23和时钟分频器25提供复位和相位调整来执行粗略对准，即输入到输出和输出到输出对准。主设备可数学地预测每一从输出时钟必须在何处，因为从DCO保持与主DCO同步。
[0042]本发明的各实施例提供了一种灵活的多通道PLL，该多通道PLL包括使用新颖的同步机制控制多个从设备的频率和相位的一个主设备，该同步机制允许对从设备的精确相位和频率控制，而无需使用外部反馈和附加的资源，而原本需要此外部反馈和附加的资源来进行外部反馈控制。时分多路复用可以是所用的用于通过周期性地致力于要更新的每一从设备的时隙来顺序地更新各从设备的相位和频率的概念。
[0043]简单的串行接口允许从主设备到从设备更新相位和频率信息。可以对准来自全部从设备的输出时钟中的相位，而无需使用从从设备到主设备的反馈时钟。
[0044]由源自主设备I的主同步信号与每一从设备18、19、20内部的本地采样脉冲之间的延迟变化引起的输出时钟与输入参考对准中的不确定性可通过以下来最小化:在本地采样脉冲情况下读取每一从时钟分频器25的当前状态，并将计数器状态通过从串行外设接口控制21传递到主串行外设接口控制模块。主设备I可以使用这个信息通过控制从DCO 23或时钟分频器25来校正输出时钟的相位。
[0045]本领域技术人员应意识到，本文的任何框图都表示体现本发明的原理的例示性电路的概念图。例如，可通过使用专用硬件以及能够相关于适当的软件执行软件的硬件来提供处理器。在由处理器提供时，这些功能可以由单个专用处理器、单个共享处理器或其中的一些可以是共享的多个个体处理器提供。此外，对术语“处理器”的显式使用不应被解释为排他性地指代能够执行软件的硬件，而可以隐含地非限制性地包括数字信号处理器DSP硬件、网络处理器、专用集成电路ASIC、现场可编程门阵列PFGA、用于存储软件的只读存储器R0M、随机存取存储器RAM和非易失性储存。也可以包括传统的和/或定制的其他硬件。本文所示的功能块或模块实际上可以在硬件或适合的处理器上运行的软件中实施。
【主权项】
1.一种主锁相环设备，所述主锁相环设备能与包括从数控振荡器(sDCO)的一个或多个从设备相关联地操作，所述主锁相环设备包括: 至少一个数字PLL(DPLL)通道，每一数字PLL通道都包括主数控振荡器(mD⑶)，所述主数控振荡器比所述从数控振荡器具有更高的分辨率； 主同步定时器，所述主同步定时器用于产生主定时脉冲，以准许从所述mD⑶读取相位和频率彳g息； 外设接口，所述外设接口用于将所述读取的频率和相位信息发送到所述一个或多个从设备；以及 主同步接口，所述主同步接口用于发送所述主定时脉冲以同步所述sDCO中的副本同步定时器，所述副本同步定时器产生从定时脉冲，以供在更新在所述从设备处接收的所述相位和频率信息时使用。2.如权利要求1所述的主锁相环设备，其特征在于，所述外设接口是串行接口。3.如权利要求1或2所述的主锁相环设备，其特征在于，进一步包括多路复用器，所述多路复用器用于选择多个参考时钟中的一个，以供输入到所述PLL通道。4.如权利要求1至3中的任一项所述的主锁相环设备，其特征在于，包括多个所述DPLL通道。5.如权利要求4所述的主锁相环设备，其特征在于，所述DPLL通道中被指定为反馈校准通道的一个DPLL通道对来自所述从设备之一的反馈信号作出响应以实现对包括在所述选定的从设备中的sDCO的精细调整。6.如权利要求5所述的主锁相环设备，其特征在于，进一步包括延迟控制模块，所述延迟控制模块对所述反馈信号作出响应以更新所述主设备中的其他PLL通道的mDCO。7.如权利要求6所述的主锁相环设备，其特征在于，进一步包括多路复用器，所述多路复用器对供输入到所述反馈校准通道的用于选择所述一个从设备的选择信号作出响应。8.如权利要求7所述的主锁相环设备，其特征在于，所述多路复用器被配置为以时分复用方式依次选择所述从设备。9.如权利要求7所述的主锁相环PLL设备，其特征在于，进一步包括通用输入/输出(GP1)控制器，所述通用输入/输出(GP1)控制器可操作以将所述选择信号发送到所述多路复用器。10.如权利要求1至9中的任一项所述的主锁相环设备，其特征在于，所述同步定时器产生所述脉冲，所述脉冲对于保证一个或多个所述从设备的正确采样而言足够宽的宽度。11.一种从设备，所述从设备能与主锁相环设备相关联地操作，且在所述主设备中产生的系统时钟上运行，包括: 从数控振荡器，所述从数控振荡器受从所述主PLL设备获得的相位和频率信息控制；以及 副本同步定时器，所述副本同步定时器用于产生副本定时脉冲以准许读取从所述主PLL设备接收的相位和频率信息，所述副本同步定时器对从所述主PLL设备接收的定时脉冲作出响应以使得所述副本同步定时器与所述主设备中的所述同步定时器同步。12.如权利要求11所述的从设备，其特征在于，进一步包括外设接口，所述外设接口用于从所述主锁相环设备接收所述相位和频率信息。13.如权利要求11所述的从设备，其特征在于，进一步包括边沿检测器，所述边沿检测器用于检测从所述主锁相环设备接收的定时脉冲的边沿，以定义用于使得所述副本同步定时器与所述主同步定时器同步的对准点。14.一种用于控制一个或多个从设备的方法，所述从设备包括通过主锁相环设备中的数控振荡器的输出控制的数控振荡器(DCO)，所述方法包括: 由主同步定时器产生所述主设备中的定时脉冲； 使所述副本同步定时器与从所述主设备接收的主定时脉冲同步； 从所述数控振荡器的所述输出中读取相位和频率信息； 通过外设接口将所述相位和频率信息传送到所述一个或多个从设备；以及 基于由所述副本同步定时器产生的定时脉冲更新所述一个或多个从设备处的所述相位和频率信息。15.如权利要求14所述的方法，其特征在于，所述同步在初始化之际或每当所述主同步定时器中的计数值被改变时发生。16.如权利要求14所述的方法，其特征在于，所述主定时脉冲具有对于保证一个或多个所述从设备的正确采样而言足够宽的宽度。17.如权利要求14至16中的任一项所述的方法，其特征在于，所述主锁相环包括多个锁相环(PLL)通道，每一锁相环(PLL)通道都包括DC0，并且所述通道之一被指定为反馈通道，所述方法进一步包括将反馈信号从选定的一个从设备发送到所述反馈通道，以形成精细对准值以供传送到所述选定的从设备。18.如权利要求17所述的方法，其特征在于，进一步包括基于所述反馈信号更新所述mDCO ο19.如权利要求17所述的方法，其特征在于，基于反馈信号依次选择所述从设备。20.—种包括如权利要求1所述的主PLL设备和如权利要求11所述的从设备的系统。
【文档编号】G06F13/42GK106095706SQ201610377102
【公开日】2016年11月9日
【申请日】2016年4月7日
【发明人】K·米特里科, S·米利耶维奇, 王文宝, G·鲁萨内纽
【申请人】美高森美半导体无限责任公司