用来藉低速测试器以恢复写入的可变自动计时结构的制作方法

专利名称：：用来藉低速测试器以恢复写入的可变自动计时结构的制作方法
技术领域：
：本发明是有关于一种集成电路元件的制作，尤其是有关于一种在进行芯片探针测试(chipprobetesting)时，用于测试DRAM元件失效位(failingbits)的方法。
背景技术：
：「动态随机存取记忆体」(DRAM，DynamicRandomAccessMemory)与「静态随机存取记忆体」(SRAM，StaticRandomAccessMemory)的芯片为广泛应用于半导体技术中的资料储存与记忆手段。一单一DRAM单元(cell)在一电容器上储存一位的资料做为电荷，且典型的DRAM单元包含一用来做资料存取的「金氧半导体场效应电晶体」(MOSFET，MetalOxideSemiconductorFieldEffectTransistor)以及一用来做资料储存的一单一电容器。对于这些储存单元来说，持续缩减元件的特征尺寸(featuresize)其结果会严格限制了所增加的资料储存能力。在过去几十年间，制造SRAM与DRAM的程序技术从0.8微米4M记忆体转移到0.18微米256M记忆体，且持续的减少记忆单元的大小并同时增加记忆容量。因这些DRAM元件比其它类似的元件需较少的基底表面空间，所以DRAM元件持续的被大量的使用。目前半导体元件的操作速度不断的增加，因此记忆体芯片的操作速度也跟着增加。这使得对记忆体元件测试的需求增加，而更快速的测试器的发展将导致记忆体元件更昂贵的测试方法。要提高记忆体元件的产能，记忆体芯片必须在仍属于晶圆(wafer)的一部分时做测试。记忆体芯片是针对失效的芯片进行测试，记忆体芯片在通过此测试的同时则依照元件的性能加以筛选。美国专利6,237,115(Tingetal.)提供一可测试极高速记忆体单元的设计。该发明提供一形成于一高速记忆体芯片中的测试电路，可对仍为晶圆的一部分时或已封装后的记忆体芯片进行性能测试。依照此方法也可使用一低速测试器以减少测试操作在成本上的冲击。此测试电路会产生一时序延迟(timingdelay)，可做为测试的参考。又，美国专利5,896,399(Lattimoreetal.)提供一种藉由允许部分陈列使用「静态鉴定技术」(StaticEvaluationtechnique)以用来测试自动计时记忆体陈列(self-timedmemoryarrays)的系统与方法。此陈列区与陈列的时序不会受到测试的影响，因而可于正常情况下持续作用，而其功能与资料可能在时脉循环(clockcycle)的第一部份成为「虚拟静态」(pseudo-static)。另外，美国专利6,230,292(Duesmanetal.)提供一在测试资料(testinformation)进出记忆体单元以进行读写当中，将记忆体元件加以测试的方法。元件的操作参数(operationalparameter)被加以控制调整以使在位元线上所观察到的电压差(voltagedifferential)产生不平衡或使其产生变化。藉由错误地侦测到储存于记忆体单元中意图的测试信息，感测放大器(senseamplifier)的反应指出了记忆体元件的缺陷。本发明能在进行芯片探针测试时，将DRAM单元中的失效位元加以侦测，用此方式可节省测试时间并精确地侦测出失效位元，进而提供一在进行芯片探针测试时用来修复记忆体元件的手段。列选择(columnselect；CSL)与字符线(wordline；WL)脉波是受本发明中自动计时方法所控制，而允许仿效在各种不同条件下的DRAM操作。又，美国专利6,237,112(Tingetal.)揭露一用来在一低速测试器上测试高速记忆体芯片性能的测试电路。此测试电路产生一时序延迟，此时序延迟为记忆体芯片的测试参考基准。美国专利5,896,399(USPatent5,896,399)描述一自动计时记忆体陈列测试方法。功能运作与资料可于时脉循环的第一部份为虚拟静态。美国专利6,230,292(USPatent6,230,292)教导记忆体元件中记忆体单元边际(cellmargin)的测试方法。主要电压与时序可运用处理测试单元的性能。
发明内容本发明的主要目的是于DRAM单元的芯片进行探针测试时，提供一侦测失效位元的方法。本发明的另一目的在提供DRAM单元于测试时节省测试时间的方法。本发明进一步的目的是提供DRAM单元于芯片探针测试时可修复失效DRAM单元的方法。依据本发明的目的，提供一使用低速测试器测试DRAM单元的方法。一可变自动计时结构(adjustableself-timescheme)系在使用低速测试器测试DRAM元件时提供一写入式错误修复(write-recovery)功能。CSL与WL脉波受自动计时所控制并于不同的运作状况下仿效DRAM的运作。本发明的可变自动计时结构依DRAM单元需求的领域可用于遮蔽写入式修复(screenwriterecovery；twr)，一低速测试器可用于遮蔽的执行。图1是常见的具有一单元DRAM位元线的感测放大器；图2a～图2f是常见的一DRAM位元线感测放大器的操作讯号概括示意图；图3为本发明所关注的脉波综合示意图；图4a与图4b为本发明所影响的自动计时控制的WL与CSL脉波示意图；图5为实施执行本发明记忆体芯片与测试器接口的自动计时WL与CSL脉波的概观示意图。图6a与图6b为本发明实施执行的操作流程图。具体实施例方式在测试模式中，诸多暂存器可有效的控制CSL与WL启动宽度(on-width)脉波。在此方式中可于如4或5奈秒(nanosecond)时间内调整CSL启动宽度脉波。同样的道理，WL的下降时间是与CMD上升时间的时序相关并可被调整。这些调整应用于一般DRAM单元的感测放大器，并首先于图1中强调说明。图1中强调下列元件，此些元件皆是构成标准的DRAM位线感测放大器驱动一DRAM单元的完整呈列-10，一第一资料导线输入DLB-12，一第二资料导线输入DL-14，一列选择输入CSL-16，一字元线输入WL-18，一第一位元线输出BLB-19，一第二位元线输出BL，连接到电晶体27的源/汲极-20与22，CSL电晶体-24与26，分别用于DLB与DL输入资料导线的倒相器(inverter)-27，字符线选择电晶体-28，一DRAM单元-30，DRAM单元的接地连接图1感测放大器的写入运作(writeoperation)相关时序示说明于图2a到图2f，如下-图2a图示图1端点12的DL讯号32-图2b图示图1端点10的DLB讯号34-图2c图示图1端点16的WL讯号36-图2d图示图1端点14的CSL讯号38-图2e图示图1端点19的BL时序图40-图2f图示图1端点18的BLB时序图42图1所示的感测放大器的运作可依如下叙述一上升CSL脉波从端点14输入至电晶体20与22，使电晶体处于导通状态(conductivestate)。置于输入端点12的资料DL输入至倒相器26并转换成BLB讯号提供给端点18。置于输入端点10的资料DLB输入至倒相器24并转换成BLB讯号提供给单元28。图2e所示的脉波提供至单元28，形成图2e所示的单元电压的充电曲线。脉波DL与DLB分别驱动BL与BLB。图2c所示的字元线曲线的启动运作是藉由提升电晶体27的闸极电压，以存取单元28并使单元26充电。如图2c所示，本发明所关注与说明的是在WL脉波前可利用的有效时间可关闭，以至于单元28可适当的充电。因此必须指出如图2d所示CSL指令提供数据写入的可执行性，使一写入程序运作执行可伴随自动先充电程序运作(auto-prechargeoperation)执行。也就是基底导线环绕图2a与图2b所示的脉波曲线，表示基底导线藉以BL与BLB先设定为一1/2Vcc电压值，在此为了准备使这些导线因应下一连串小的讯号感测运作程序。更进一步来说，图2d所示的CSL脉波频率是由测试器的时脉频率所控制。DRAM元件的晶圆阶段测试是使用50MHz相对较慢的测试速度，CSL脉波持续执行运作约20奈秒(nanoseconds)。此被测试的芯片是设计以运作执行于200或250MHz的执行速度。因此必须提供DRAM元件测试的方法，该方法可提供调整测试器与被测试芯片运作频率速度上的差异性。本发明更进一步所注重的在于凸显图3所示时序图的结合。于此图标是前所强调叙述的时序曲线，因此不需于此再次进一步详述。图3所示的时序图曲线主要在于这些曲线启动执行的相对时序框架。从本发明所要因应满足上述关注的问题上可进一步限缩为图4a与图4b图示的曲线，由此指出本发明满足CSL脉波存续导通循环的时序(CSL脉波的持续宽度)、如图4a讯号38所示、与WL脉波的关闭时序、如图4b讯号36所示。本发明这两个方向结合提供了本发明必要的目标，也就是提供一可调整自动计时结构方式以达成写入式修复并使DRAM元件运作执行于相当高于测试DRAM元件测试器的速度。如于图4a所强调并参考美国专利6,237,115B1(Tingetal.)将可满足本发明的第一个方向。参考美国专利将提供的时序延迟实施完成的细节，在此不必重复详述。美国专利6,237,115提供一关于脉波宽度产生器(pulsewidthgenerator)的方法并强调如下-——一嵌入记忆体芯片的测试电路，此测试电路是连接于记忆体芯片中的时序电路(timingcircuits)；-——一测试器利用探针来探测记忆体芯片方式连接到记忆体芯片；-——测试器提供一测试器时脉脉波至记忆体芯片的时序电路；此测试器并提供其它讯号至记忆体芯片，如输入/输出讯号、位置定址讯号与控制讯号，后者此些讯号与本发明并无密切关系。-——测试电路电路使用一同步脉波(syncpulse)，此发展于记忆体芯片内部并使与测试器时脉达成同步功能；-——同步脉波的前沿直接通过到测试电路的输出，同步脉波的后沿则延迟-——一启动测试电路-——延迟的同步脉波的后沿是连接于测试电路的测试极-——藉由结合延迟的输入同步脉波且此脉波已输入至测试电路，此测试电路产生一包含时序延迟窗口范围(timingdelaywindow)的脉波；测试记忆体芯片可于所产生时序延迟窗口范围的状态下；可调整时序延迟窗口范围低于测试器的时脉循环可藉由可熔(熔丝)连结方式连接测试电路的电容器以调整测试芯片的时序延迟窗口范围延迟的同步脉波的后沿并可用于测试电路输出下一测试循环的前沿。美国专利6,237,115B1可进一步延伸在冲模封装(diepackage)时首先装配记忆体芯片，此后可测试已完成的封装芯片。同步脉波的后沿的延迟是使用一RC延迟电路网络达成，此电路网络为测试电路中时序电路的一部份，藉由选择RC延迟电路网络不同的电容值而可控制延迟的大小。简言之，美国专利6,237,115提供一脉波宽度产生器以一产生脉波藉以使脉波的长度可变更与调整。此为何等在某种程度上需要藉由如前图4a所强调具急迫性的发明创作，也就是调整CSL脉波的长度。如本发明的第二部分，WL的关闭时间是可被控制与调整。此于相关的美国专利6,058,069(Tingetal.)中强调说明并提供一关于脉波关闭延迟产生器的方法，此可提供一保护电路以保证DRAM讯号于写入循环中。这些方法提供保证在位元线重新启动前完成前，在DRAM列循环(columncycle)中最后写入执行程序并不会被关闭终止，因此避免资料在下一次存取时遭到破坏。美国专利6,058,069所说明强调总的结如下-——一行启动指令(rowactivationcommand)被接收，在此行启动指令接收时产生一行启动旗标(row-activationflag)；-——一列循环(columncycle)初始化；-——在列循环运作时，产生一数字”n”写入脉波WRPLS；-——提供此”n”WRPLS脉波当作一输入至TWR时序参考元件(TWRtimingreferencecomponent)；-——此TWR参考元件产生”n”WRPLS脉波；-——此”n”TWR_PRO脉波是提供应用于一电容器，”n”TWR_PRO脉波的下降波沿(fallingedges)向电容器充电，此电容器为TWR参考元件的一部份，当”n”TWR_PRO脉波的后沿从电容器放电，如此从未允许一电荷充电在电容器中去扩增及于”n”TWR_PRO脉波最后部分的现象提供在电容上，在此时最后脉波的下降波沿对电容器充电由于在TWR参考元件的电容器上充电，所以TWR_PRO脉波因此下降。上述所说明强调的特性使用是于美国专利6,058,069中，并在一列循环时，提供此”n”WRPLS脉波给一时序参考元件以初始”n”写入运作程序，为反应”n”WRPLS脉波而建立”n”TWR_PRO脉波，接收与暂存一预先充电指令，在”n”TWR_PRO脉波的最后部分已下降之时且产生一预先充电指令之后，一位线元线预先充电也结束，藉由减少内部元件TRP时序而增加内部记忆体元件TWR时序，因此以保护最后的资料写入。本发明可适用于每一”n”TWR_PRO脉波上的应用，而该脉波拥有超出内部TWR时序规格的脉波宽度，此内部TWR时序规格为必须完全完成写入资料到全部单元电容的最小时间。当预先充电指令为TWR_PRO脉波的脉波宽度变化目的时，在全部位元线重新恢复导通之前，预先充电指令可被接收与暂存，这些皆由在时序参考元件程序的变化与写入资料进入全部电容器的变化时间所造成且相互的追踪影响。简言之，美国专利6,058,069提供一脉波关闭产生器(pulseturn-offgenerator)藉以一讯号，如图4b所示的WL脉波，达成防止在一可控制范围的延迟时间内的下降值。图5所示为如何结合先前引述的两个方法与参照美国专利6,237,115及美国专利6,058,069的图标。如下-——44一测试器用于测试记忆体元件；测试器提供给记忆体芯片所凸显强调的测试讯号，如控制讯号(47)、位置讯号(49)、输入/输出讯号(51)、CSL(41)与WL(43)讯号、与时脉讯号(45)；-——46，记忆体芯片，测试器44所测试的记忆体芯片；-——48与52，脉波宽度产生器，图4a所图示强调的主题；-——50，脉波开启延迟产生器，图4b所图示强调的主题；-——54，WL讯号已具延迟关闭(delayedturn-off)相较于由测试器提供WL讯号43至记忆体芯片46的讯号有所不同；-——56，CSL讯号已具控制开启循环(controlled-onperiod)相较于由测试器44提供CSL讯号41至记忆体芯片46的讯号有所不同。当最终的方法参照使用本发明所描述进行，使用下列程序可达成产生WL讯号的时序延迟结合CSL讯号的脉波宽度调整。描述如下并流程示于图6a与图6b●一测试电路，图6a、步骤60，是形成于记忆体芯片上，测试电路已连接至记忆体芯片的时序电路并提供一脉波宽度产生器得以控制第一讯号的导通循环(firstsignaloftheon-period)；●一脉波关闭产生器，图6a、步骤61，是与测试电路形成于记忆体芯片上，此关闭产生器已可延迟第二讯号的关闭；●脉波宽度产生电路是连接至记忆体芯片的时序电路，于步骤62、图6a；●探针测试晶圆，图6a、步骤63，藉由连接测试器至记忆体芯片，此连接包含在晶圆表面内或表面上；●时脉的提供是由测试器时脉提供给记忆体芯片，图6a、步骤64，因此使测试电路可使用；●连接CSL讯号，图6a、步骤65，当第一讯号从测试器至脉波宽度产生器，产生一变化讯号宽度的CSL讯号●使CSL脉波传送从脉波宽度产生器输入端通过至输出端，步骤66、图6b；●在脉波宽度产生器中延迟CSL脉波的后沿，步骤67、图6b；●启动脉波宽度产生器，步骤68、图6b；●连接延迟的CSL脉波产生器后沿至脉波宽度产生器的输出级，步骤69、图6b；●结合CSL脉波与延迟的CSL脉波的后沿，步骤70、图6b；●连接一WL讯号，图6b、步骤65，当作第二讯号从测试器至脉波关闭延迟产生器，步骤71、图6b，产生一可被控制关闭的WL讯号；●提供”n”WRPLS脉波至脉波关闭延迟产生器的时序参考手段，步骤72、图6b，以于列循环时产生”n”写入运作程序；●回应”n”WRPLS脉波而产生”n”TWR_PRO脉波，步骤73、图6b；●接收与暂存由关闭延迟产生器产生的预先充电指令；●仅在”n”TWR_PRO脉波的最后讯号已下降后，结束位线的预先充电，步骤75、图6b；并●变化讯号宽度的CSL讯号结合控制关闭的WL讯号，以对于效能测试上产生一记忆体芯片恢复写入循环，图6b、步骤78，记忆体芯片至其恢复写入循环的时序。但是以上所述，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围。即凡本发明申请专利范围所作的均等变化与修饰，皆为本发明专利范围所含盖。符号说明60、61、62、63、64、65、66、67步骤68、69、70、71、72、73、74、75、78步骤10、12、14、16、18端点19导线20、22、27电晶体24、26倒相器28DRAM单元30接地连接端32、34、35、36、38、40、42、讯号波形41CSL讯号43WL讯号44测试器45时脉讯号46记忆体芯片47控制讯号48、52脉波宽度产生器49位置讯号50脉波开启延迟产生器51输入/输出讯号54、56讯号权利要求1.一种使用一低速测试器以进行高速记忆体测试的方法，包括以下步骤形成一测试电路于一晶圆中的一记忆体芯片上，该测试电路藉由修改记忆体芯片上的一同步脉波以执行一脉波宽度产生器功能(pulse-widthgeneratorfunction)来产生一具控制时序导通循环(controlledtime-onperiod)的列选择讯号；形成一脉波关闭产生器于该晶圆中的一记忆体芯片上，该脉波关闭产生器修改一具控制关闭延迟的写入线讯号；藉由从该测试器到该测试电路连接一时脉讯号与一同步讯号以启动该测试电路；从该测试器到该记忆体芯片中该测试电路的该脉波关闭产生器连接一列选择讯号，形成一具控制时序导通循环的列选择讯号；从该测试器连接一写入线到一记忆体芯片上该脉波关闭产生器，形成一具控制关闭延迟的修改写入线讯号；将具控制时序导通循环的该列选择讯号与具控制关闭延迟的该修改写入线讯号结合，以建立一记忆体芯片的恢复写入循环；及测试该记忆体芯片到该恢复写入循环。2.如权利要求1所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的测试方法是在晶圆探针测试期间进行。3.如权利要求1所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的测试方法是在一已封装的记忆芯片藉使用一低速测试器的测试期间所进行。4.如权利要求1所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的恢复写入周期是少于该测试器的时脉周期。5.如权利要求1所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的脉波宽度产生器包括以下功能从该测试器接收一时脉脉波；从该记忆体芯片接收一同步脉波；将该记忆体芯片上的同步脉波从输入端传送至该脉波宽度产生器的输出端；及延迟该同步脉冲的后沿(trailingedge)。6.如权利要求5所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的延迟该同步脉冲的后沿」的功能是在一时序电路(timercircuit)中达成，其可快速地通过一前沿并延迟该后沿。7.如权利要求5所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的「延迟该同步脉冲的后沿」的功能是在一时序电路的一RC延迟网络中达成，且该延迟是藉由选择一不同容量的电容器来加以调整。8.如权利要求1所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的脉波关闭产生器包括接收一行(row)启动指令；在接收到行启动指令后建立一行启动旗标(flag)；初始化一列循环(initiatingacolumncycle)；在列循环操作当中写入若干个”n”WRPLS脉波；将该”n”WRPLS脉波当作一个输入而施加到一TWR参考元件；藉由该TWR参考元件来产生”n”个TWR_PRO脉波；将该”n”个TWR_PRO脉波施加到该TWR参考元件的一部分的一电容器，该”n”TWR_PRO脉波的下降波沿向电容器充电，该”n”TWR_PRO脉波的后沿将电容器放电，一该”n”个TWR_PRO脉波最后下降波沿施加到电容器并对其充电；内部产生一预先充电指令；及在该”n”个TWR_PRO的最后脉波已下降后，立刻结束一位元线的预先充电。9.如权利要求8所述的使用一低速测试器以进行高速记忆体测试的方法，其特征在于所述的每一该”n”个TWR_PRO脉波具有一可调整的脉波宽度，以便达成遮蔽TWR规格中规定的失效位元。10.一种使用一低速测试器以进行高速记忆体测试的测试电路，包括形成一测试电路于一晶圆中的一记忆体芯片上，该测试电路藉由修改记忆体芯片上的一同步脉波以执行一脉波宽度产生器功能(pulse-widthgeneratorfunction)来产生一具控制时序导通循环(controlledtime-onperiod)的列选择讯号；形成一脉波关闭产生器于该晶圆中的一记忆体芯片上，该脉波关闭产生器修改一具控制关闭延迟的写入线讯号；藉由从该测试器到该测试电路连接一时脉讯号与一同步讯号以启动该测试电路；从该测试器到该记忆体芯片中该测试电路的该脉波关闭产生器连接一列选择讯号，形成一具控制时序导通循环的列选择讯号；从该测试器连接一写入线到一记忆体芯片上该脉波关闭产生器，形成一具控制关闭延迟的修改写入线讯号；将具控制时序导通循环的该列选择讯号与具控制关闭延迟的该修改写入线讯号结合，以建立一记忆体芯片的恢复写入循环；及测试该记忆体芯片到该恢复写入循环。11.如权利要求10所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的以探针探测该晶圆是藉由将该记忆体芯片连接至一记忆体模块(memorymodule)所取代，以测试一已封装的记忆体芯片。12.如权利要求10所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的恢复写入循环是少于该测试器时脉循环。13.如权利要求10所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的脉波宽度产生器包括从该测试器接收一时脉脉波的手段；从该记忆体芯片接收一同步脉波的手段；将该记忆体芯片上的同步脉波从输入端传送至该脉波宽度产生器的输出端的手段；及延迟该同步脉冲后沿的手段。14.如权利要求13所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的「延迟该同步脉冲之后沿」的手段为一时序电路(timercircuit)，其可快速地通过一前沿并延迟该后沿。15.如权利要求13所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的「延迟该同步脉冲的后沿」的手段是在一时序电路的一RC延迟网络中达成，且该延迟是藉由选择一不同容量的电容器来加以调整。16.如权利要求10所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的脉波关闭产生器包含用来接收一行(row)启动指令的手段；用来在接收到行启动指令后建立一行启动旗标(flag)的手段；用来初始化一列循环(initiatingacolumncycle)的手段；用来在列循环操作当中写入若干个”n”WRPLS脉波的手段；用来将该”n”WRPLS脉波当作一个输入而施加到一TWR参考元件的手段；用来藉由该TWR参考元件来产生”n”个TWR_PRO脉波的手段；用来将该”n”个TWR_PRO脉波施加到该TWR参考元件的一部分的一电容器，该”n”TWR_PRO脉波的下降波沿向电容器充电，该”n”TWR_PRO脉波的后沿将电容器放电，一该”n”个TWR_PRO脉波最后下降波沿施加到电容器并对其充电的手段；用来内部产生一预先充电指令的手段；及用来在该”n”个TWR_PRO的最后脉波已下降后，立刻结束一位线的预先充电的手段。17.如权利要求16所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的每一该”n”个TWR_PRO脉波具有一可调整的脉波宽度，以便达成遮蔽TWR规格中规定的失效位元。18.如权利要求16所述的使用一低速测试器以进行高速记忆体测试的测试电路，其特征在于所述的”n”个TWR_PRO脉波的脉波宽度变化是由该时序参考元件的处理程序变化与写入资料进入相互的追踪影响的全部电容器的所需的时间所造成。全文摘要本发明在于提供一种使用低速测试器来测试动态随机存取记忆体(DRAM)单元的新方法，用来在使用一低速测试器以进行DRAM元件测试时，提供一种可调式自动计时结构以恢复写入。自动计时控制的CSL与WL脉波是在不同的运作条件下以此方式仿效DRAM的运作。本发明的可调式自动计时结构可依DRAM单元现场的需要用来遮蔽恢复写入(twr)，而一低速测试器可用来发挥遮蔽的功能。文档编号G11C29/00GK1567482SQ03142980公开日2005年1月19日申请日期2003年6月13日优先权日2003年6月13日发明者袁德铭,戎博斗申请人:钰创科技股份有限公司