专利名称：高速高效地变更现场可编程门阵列功能的非易失存储装置的制作方法
技术领域：
本发明涉及非易失存储装置，具体涉及设有锁定并输出程序信息的数据闩锁电路的非易失存储装置。
背景技术：
近年，作为可改写的大规模集成电路，FPGA(Field ProgrammableGate Array现场可编程门阵列)正在为人们所关注。
FPGA是一种出厂后，通过来自外部的数据等来对内部电路进行功能变更，使之能够实现预定操作的半导体装置。
利用其比门阵列开发期间更短的性质，FPGA正被用于机器的试制方面，而近年来，作为携带电话或ETC(Electronic Toll Collectionsystem高速公路费用的自动支付系统)的试制机器而被使用。
这种FPGA中一般设有多个逻辑块，用以切换多个逻辑块的连接关系(信号通路)的多个开关电路，以及用以控制多个开关电路的控制电路。为了控制多个开关电路，控制电路将经编程的程序信息锁定在预定区域，并有选择地供给开关电路。从而，多个逻辑块的连接关系(信号通路)被切换，FPGA的功能被变更。
作为锁定该程序信息的电路，有各种闩锁电路的提案。传统技术中，在所谓的SRAM(Static Random Access Memory静态随机存取存储器)元件上存储程序信息，同时使用锁定该存储数据的数据闩锁电路来进行切换控制。
但是，由于采用作为易失性元件的SRAM元件的数据闩锁电路在停止电源供给后，锁定的程序信息会消失，必须在每次接通电源时下载一次锁定在数据闩锁电路的程序信息，这成为高速操作的障碍。
在日本专利申请特表2002-511631号公报中提出，采用非易失元件，在接通电源时无需下载该程序信息的、能够锁定并输出存储数据的数据闩锁电路。
但是，FPGA通过进行各种模式的切换控制来要求变更为各种功能，而在变更功能时必须改写已暂时存放的数据闩锁电路的程序信息。
因此，难以高速且高效地变更FPGA的功能。
发明内容
本发明的目的是供提一种克服上述问题的、能够高速且高效地变更FPGA功能的非易失存储装置。
与本发明相关的非易失存储装置含有多个程序部分和闩锁电路。多个程序部分各自接受按照用于外围电路的程序数据的数据写入电流的供给，进行非易失的数据存储。在数据读出时，闩锁电路保持由被选中的、多个程序部分中的选择程序部分生成的数据信号。
如上所述，本发明在数据闩锁电路中，保存并输出多个程序部分中的选择程序部分的数据信号。因此，无需改写锁定的数据，可高效地输出用于外围电路的数据信号。
另外，非易失存储装置含有多个开关部分和多个开关控制部分。多个开关部分设定多个电路块间的信号传送通路。多个开关控制部分分别对应于多个开关部分而设置，并分别控制对应的开关部分。多个开关控制部分各自含有多个程序部分和闩锁电路。多个程序部分各自按照用于信号传送通路之设定的程序数据，接受数据写入电流的供给，进行非易失的数据存储。数据读出时，闩锁电路保持由被选中的、多个程序部分中的选择程序部分生成的数据信号。
并且，在非易失存储装置中，开关控制部分包含多个程序部分和闩锁电路。闩锁电路保存来自多个程序部分中的选择程序部分的数据信号。因此，无需为设定信号传送通路而改写程序部分的数据，采用多个程序部分中的选择程序部分，能高效地设定信号传送通路。
图1是表示本发明的实施例1的FPGA的整体结构的方框图。
图2是表示开关部分的结构的示意图。
图3是本发明实施例1的数据闩锁电路的电路结构图。
图4是说明对隧道磁电阻元件的数据写入动作的示意图。
图5是表示数据写入时的数据写入电流和隧道磁电阻元件的磁化方向的关系的示意图。
图6是在数据闩锁电路中，对程序部分进行程序数据的数据写入时的示意图。
图7是在数据闩锁电路中，对程序部分进行别的程序数据的数据写入时的示意图。
图8是用以说明在数据闩锁电路中，接通电源时自动读出并锁定程序部分所保存的程序数据的数据读出动作的示意图。
图9是详细说明本发明实施例1的数据读出动作的时间图。
图10是说明进行FPGA的功能变更时的、依据本发明的实施例1的数据闩锁电路的数据读出动作的时间图。
图11是说明实施例1中与时钟信号同步地进行功能变更时的数据读出动作的时间图。
图12是实施例1之变形例1的数据闩锁电路的数据写入的电路结构图。
图13是实施例1之变形例2的数据闩锁电路的电路结构图。
图14是本发明实施例2的数据闩锁电路的电路结构图。
图15是说明初始状态(数据无效状态)的数据闩锁电路的示意图。
图16是表将数据闩锁电路从数据无效状态设定为数据有效状态的示意图。
具体实施例方式
以下，参照附图就本发明的实施方式进行详细说明。另外，图中相同或相当的部分采用同一符号，其说明不再重复。
实施例1参照图1，依据本发明的实施例1的FPGA中含有矩阵布置的多个逻辑块BK，在这些块间设有布线区。在布线区的行方向上设置多个水平布线组XG，在列方向上设置多个垂直布线组YG。
逻辑块BK各自含有接受来自相邻的垂直布线组YG的数据信号输入的输入接口部分IF；以及向相邻的水平布线组YG输出由各逻辑块的运算得到的输出结果的输出接口部分OF。另外，设有用以将逻辑块BK和布线区电连接的开关部分CON。这种开关部分CON的连接控制，决定各逻辑块BK间的连接关系。并且，在预定区域上设有控制整个FPGA的控制电路1。该控制电路1响应指示数据读出或写入等的指令CMD，输出用以进行各种操作的后述控制信号(POR、SEL1～SEL4、WE)等。再有，必要时控制电路1与输入的时钟信号CLK同步地动作。又，控制电路1响应输入数据DQ而生成写入数据PDIN。
由下述说明明显可知，本例中仅对一个开关部分CON所包含的后述的一个数据闩锁电路进行说明，但其它开关部分与其它数据闩锁电路均相同，由控制电路1加以控制。
参照图2，开关部分CON中有矩阵布置的多个晶体管PTR和分别对应于多个晶体管PTR设置的多个数据闩锁电路PMU。在块间的布线区中分别设有垂直布线与水平布线，响应晶体管的导通来自水平布线的信号被有选择地传送给垂直布线。在对执行这种由水平布线到垂直布线的信号通路切换的晶体管PTR的连接控制中，使用数据闩锁电路PMU。
参照图3，依据本发明的实施例1的数据闩锁电路PMU中有分别存放构成向对应的晶体管PTR传送的程序信息的多个程序数据的程序部分MU1～MU4；以及将由程序部分MU1～MU4有选择地供给的程序数据锁定，传送给对应的晶体管PTR的闩锁部件100。
程序部分MU1～MU4全部具有相同的电路结构，这里以程序部分MU1为代表进行说明。
程序部分MU1中包括用以供给数据写入电流的位线SBL，分别对应于位线SBL的一端与另一端设置的位线驱动器WWRb、WWRa，设于位线SBL的一端的、布置在接地电压GND和位线SBL的连接节点N3之间用以存放程序数据的磁体存储元件即隧道磁电阻元件TMRb，设于位线SBL的另一端的、布置在接地电压GND和位线SBL的连接节点N4之间用以存放程序数据的隧道磁电阻元件TMRa，以及分别对应于隧道磁电阻元件TMRa与TMRb设置的、数据写入时供给数据写入电流的数位线DLa与DLb。这里，配置了位线SBL，以对隧道磁电阻元件TMRa与TMRb供给方向互不相同的数据写入电流。还有，隧道磁电阻元件TMRa与TMRb也统称为隧道磁电阻元件TMR。
这里，对利用隧道磁电阻元件TMR的数据写入进行说明。
参照图4，隧道磁电阻元件TMR中有具有一定的固定磁化方向的强磁体层(以下，简称为固定磁化层)FL和按照来自外部的施加磁场的方向被磁化的强磁体层(以下，简称为自由磁化层)VL。固定磁化层FL与自由磁化层VL之间有由绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL对应于写入的存储数据电平，沿固定磁化层FL的同方向或沿固定磁化层FL的反方向磁化。固定磁化层FL、隧道阻挡层TB和自由磁化层VL，形成磁隧道结。
隧道磁电阻元件TMR的电阻，按照固定磁化层FL与自由磁化层VL各磁化方向的相对关系而变化。具体地说，隧道磁电阻元件TMR的电阻，在固定磁化层FL的磁化方向和自由磁化层VL的磁化方向相同(平行)时成为最小值Rmin，在两者的磁化方向为相反(反平行)方向时成为最大值Rmax。
数据写入时，用以磁化自由磁化层VL的数据写入电流，在对应于写入数据电平的方向(±Iw)流入位线BL。并且，数位线DL上也流入数据写入电流。基于这种流入的数据写入电流，位线BL上产生磁场H(BL)，且数位线DL上产生磁场H(DL)。
用图5对数据写入时的数据写入电流和隧道磁电阻元件的磁化方向的关系进行说明。
横轴H(EA)表示在隧道磁电阻元件TMR内的自由磁化层VL上沿易磁化轴(EAEasy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL上沿难磁化轴(HAHard Axis)方向作用的磁场。磁场H(EA)与H(HA)分别对应于分别流入位线BL与数位线DL的电流而产生的两个磁场的一方与另一方。
隧道磁电阻元件MC中，固定磁化层FL的固定的磁化方向沿着自由磁化层VL的易磁化轴，自由磁化层VL对应于存储数据的电平(“1”与“0”)，沿着易磁化轴方向与固定磁化层FL平行地或在反平行(相反)方向被磁化。隧道磁电阻元件MC对应于自由磁化层VL的两个磁化方向，能够存储1位数据(“1”与“0”)。
仅在施加的磁场H(EA)与H(HA)之和达到图5所示的星形特性曲线的外侧区域时，自由磁化层VL的磁化方向才能够重新改写。就是说，当施加的数据写入磁场强度相当于星形特性曲线的内侧区域时，自由磁化层VL的磁化方向将不改变。
如星形特性曲线所示，通过对自由磁化层VL施加沿难磁化轴方向的磁场来降低改变沿易磁化轴的磁化方向所需的磁化阈值。如图5给出的例子所示，在设计数据写入时的工作点时，作为数据写入对象的隧道磁电阻元件MC中，沿易磁化轴方向的数据写入磁场的强度设计成HWR。就是说，设计流入位线BL或数位线DL的数据写入电流的值，以得到这种数据写入磁场HWR。一般，数据写入磁场HWR由切换磁化方向所需的开关磁场HSW和余量(margin)ΔH之和表示。即，HWR＝HSW+ΔH。
为改写隧道磁电阻元件MC的存储数据，即隧道磁电阻元件TMR的磁化方向，必须在数位线DL和位线BL上流入预定电平以上的数据写入电流。从而，隧道磁电阻元件TMR中的自由磁化层VL，对应于沿易磁化轴(EA)的数据写入磁场的方向，与固定磁化层FL平行或相反(反平行)方向磁化。一旦写入隧道磁电阻元件TMR的磁化方向即隧道磁电阻元件MC的存储数据，在直至进行新的数据写入前的期间，被非易失地保存。
再参照图3，位线驱动器WWRa中有晶体管111、112和AND电路113、114。晶体管111设于电源电压Vcc和位线SBL的另一端之间，其栅极与AND电路113的输出节点电连接。晶体管112设于位线SBL的另一端和接地电压GND之间，其栅极与AND电路114的输出节点电连接。AND电路113按照写入控制信号WDTa与由控制电路1输出的控制信号WE的输入，将AND逻辑运算结果输出到晶体管111的栅极。AND电路114按照写入控制信号WDTb与控制信号WE的输入，将AND逻辑运算结果输出到晶体管112的栅极。
位线驱动器WWRb中有晶体管115、116和AND电路117、118。晶体管115设于电源电压Vcc和位线SBL的一端之间，其栅极与AND电路117的输出节点电连接。晶体管116设于接地电压GND和位线SBL的一端之间，其栅极与AND电路118的输出节点电连接。AND电路117按照写入控制信号WDTb与控制信号WE的输入，将该AND逻辑运算结果输出到晶体管115的栅极。AND电路118按照写入控制信号WDTa与控制信号WE的输入，将AND逻辑运算结果输出到晶体管116的栅极。另外，作为一例，将晶体管111、112、115、116设为N型沟道MOS晶体管。
例如，写入控制信号WDTa被设于H电平，控制信号WE为H电平时，位线驱动器WWRa使晶体管111导通，并使电源电压Vcc和位线SBL的另一端电连接。另一方面，位线驱动器WWRb使晶体管116导通，并使接地电压GND和位线SBL的一端电连接。从而，形成由位线SBL的另一端到一端的电流通路，流过数据写入电流-Iw。另外，写入控制信号WDTb被设于H电平时，形成由位线SBL的一端至另一端的电流通路，流过数据写入电流+Iw。
程序部分MU1中有将与位线SBL连接的隧道磁电阻元件TMRa的连接节点N4和隧道磁电阻元件TMRb的连接节点N3电连接并加以均衡的均衡电路130，以及响应控制信号SEL1将闩锁部件100分别和程序部分MU1的隧道磁电阻元件TMRa与TMRb电连接的作为存取元件的晶体管SGa与SGb。
均衡电路130中有OR电路110、传输门108以及倒相器109。传输门108设于节点N3和节点N4之间，接受经由OR电路110与倒相器109的OR电路的输出信号的输入，并将节点N3和节点N4电连接。OR电路110响应控制电路1输出的控制信号POR的反相信号即控制信号/POR和控制信号WE的输入，将其OR逻辑运算结果输出到传输门108与倒相器109。从而，响应H电平的控制信号/POR或控制信号WE的输入，均衡电路130成为激活状态，将节点N3和节点N4电连接。另一方面，响应L电平的控制信号/POR与控制信号WE的输入，均衡电路130成为非激活状态，使节点N3和节点N4的电连接断开。
如上所述，程序部分MU1～MU4，各具有相同的结构，分别响应从控制电路1输出的控制信号SEL1～SEL4，将闩锁部件100和对应的程序部分MU电连接。另外，控制信号SEL1～SEL4是其它未图示的数据闩锁电路PMC中共用的控制信号。
闩锁部件100中有将输出节点N0与输出节点N1加以均衡的均衡电路120和晶体管101～104及107。
晶体管107设于电源电压Vcc和节点N2之间，其栅极接受控制信号WE的输入。晶体管101设于节点N2和节点N0之间，其栅极与节点N1电连接。晶体管102设于节点N0和晶体管SGb之间，其栅极与节点N1电连接。晶体管103设于节点N2和节点N1之间，其栅极与节点N0电连接。晶体管104设于节点N1和晶体管SGa之间，其栅极与节点N0电连接。这里作为一例，晶体管101、103、107设为P型沟道MOS晶体管，晶体管102、104设为N型沟道MOS晶体管。
均衡电路120包含倒相器106和传输门105，接受控制信号POR的输入，并将节点N0和节点N1电连接。作为一例，响应H电平的控制信号POR的输入，均衡电路120成为激活状态，将节点N0和节点N1电连接。另一方面，响应L电平的控制信号POR的输入，均衡电路120成为非激活状态，将节点N0和节点N1电连接断开。
另外，数据闩锁电路PMU中还设有响应写入数据PDIN而生成写入控制信号WDTa、WDTb的写入控制部件140，在数据写入时对数位线DLa与数位线DLb供给数据写入电流的数位线驱动器带160，传送分别由闩锁部件100的输出节点N0与N1输出的数据信号PO、/PO的选通晶体管TRGb、TRGa，与选通晶体管TRGa与TRGb的栅极电连接的选择线CWL，用以使控制信号POR延迟预定期间的延迟部件IVG，以及将来自延迟部件IVG的输出信号和控制信号POR的NAND逻辑运算结果作为控制信号POR#向选择线CWL传送的NAND电路AD。
这里，控制信号POR需要时被用于装置的内部电路的复位信号。本例中，控制电路1设有所谓的电源接通复位电路(未图示)。由该电源接通复位电路能够输出控制信号POR。具体地说，作为一例，在接通电源到电源电压超过预定阈值电压之前，电源接通复位电路被设定于L电平，超过预定阈值电压时被设定于H电平。再有，接通电源后，控制信号POR必要时由控制电路1设定于L电平。另外，驱动器IVG由偶数个倒相器(本例中为两个)构成，它响应控制信号POR的输入生成延迟预定期间的信号。本例中，代表性地示出数位线驱动器带160对程序部分MU1的数位线供给数据写入电流的结构，但其它程序部分MU2～MU4中，也按同样的方式从数位线驱动器带160向各程序部分MU所具有的数位线供给数据写入电流。
以下用图6说明，在数据闩锁电路PMU中对程序部分MU1进行程序数据的数据写入的情形。本例对程序数据“0”的写入情形进行说明。另外，假定在数据写入时控制信号WE被设定于H电平。
写入控制部件140按照写入数据PDIN生成写入控制信号WDTa与WDTb。这里假定写入控制信号WDTa与WDTb分别设于H电平和L电平。
从而，位线驱动器WWRa中晶体管111导通，电源电压Vcc和位线SBL的另一端电连接。并且，位线驱动器WWRb中晶体管116导通，接地电压GND和位线SBL的一端电连接。另外，均衡电路130响应数据写入时设于H电平的控制信号WE，将节点N3和节点N4电连接。
因此，位线SBL被供给由另一端到一端的数据写入电流-Iw。
在同样的定时，响应来自控制电路1的动作指令，数位线驱动器带160被激活，数位线DLa与DLb被供给数据写入电流。对应于分别供给位线SBL与数位线DLa、DLb的数据写入电流，隧道磁电阻元件TMRa与TMRb被施加预定磁场，从而能够进行对应于磁化方向的数据写入。本例中，由于穿过隧道磁电阻元件TMRa与TMRb的位线SBL上的数据写入电流方向相反，隧道磁电阻元件TMRa的电阻设为Rmin，隧道磁电阻元件TMRb的电阻设为Rmax。从而，能用该数据闩锁电路PMU的隧道磁电阻元件存储程序数据(0)。
再用图7说明在数据闩锁电路PMU中对程序部分MU1进行其它程序数据的数据写入的情形。本例对程序数据(1)的写入情形进行说明。再有，假定数据写入时控制信号WE被设为H电平。
写入控制部件140响应写入数据PDIN而生成写入控制信号WDTa与WDTb。这里，假定写入控制信号WDTa与WDTb分别设定于L电平与H电平。
从而，位线驱动器WWRa中晶体管112导通，接地电压GND和位线SBL的另一端电连接。并且，位线驱动器WWRb中晶体管115导通，电源电压Vcc和位线SBL的一端被电连接。另外，均衡电路130响应数据写入时设于H电平的控制信号WE，将节点N3和节点N4电连接。从而，向位线SBL供给从一端到另一端的数据写入电流+Iw。
在同样的定时，响应控制电路1的动作指令，数位线驱动器带160被激活。从而，数位线DLa与DLb被供给数据写入电流。对应于分别供给位线SBL与数位线DLa、DLb的数据写入电流，对隧道磁电阻元件TMRa与TMRb施加预定磁场，从而能够进行对应于磁化方向的数据写入。本例中，由于穿过隧道磁电阻元件TMRa与TMRb的位线SBL上的数据写入电流方向相反，隧道磁电阻元件TMRa的电阻设为Rmin，隧道磁电阻元件TMRb的电阻设为Rmax。从而，利用该数据闩锁电路PMU的隧道磁电阻元件，可进行程序数据(1)的编程。
以下用图8说明，在数据闩锁电路PMU中接通电源时将程序部分MU1所保存的程序数据自动读出并闩锁的数据读出动作。
本例中，对程序部分MU1存储程序数据(0)的场合，即隧道磁电阻元件TMRa与TMRb分别设为电阻值Rmin与Rmax的场合进行说明。
用图9的时间图进行详细说明，在未图示的数据闩锁电路PMU中接通电源时的本发明实施例1的数据读出动作。本例中，接通电源时，不与时钟信号CLK同步地进行数据读出动作。
参照图9，电源电压Vcc在时刻T0被加上，电源电压Vcc的电压电平上升。在该时刻，电源电压Vcc在预定的阈值电压电平以下，控制信号POR被设定于L电平。因此，均衡电路120响应控制信号POR(L电平)，将节点N0和节点N1电连接，并均衡闩锁部件100的输出节点。另外，均衡电路130响应控制信号/POR(H电平)为了均衡的目的而将节点N3和节点N4电连接。并且，在接通电源时，控制信号WE被设定于L电平。从而，响应控制信号WE(L电平)，闩锁部件100被激活，电源电压Vcc被供给节点N2，从而开始对节点N0与节点N1充电。
接着，接通电源后的时刻T1，电源电压Vcc达到预定的阈值电压电平，控制信号POR如上述那样开始从L电平转移至H电平。对此作出响应，均衡电路120与130结束均衡操作。并且，在同样的定时，控制电路1使控制信号SEL1激活(H电平)。
从而，作为存取元件的晶体管SGa与SGb导通，隧道磁电阻元件TMRa与TMRb和闩锁部件100被电连接。具体地说，串联连接的晶体管101与102和隧道磁电阻元件TMRb之间被串联连接。并且，串联连接的晶体管103与104和隧道磁电阻元件TMRa之间被串联连接。从而，形成从接受电源电压Vcc的供给的节点N2经由隧道磁电阻元件TMRa与TMRb流入接地电压GND的电流通路。就是说，闩锁部件100按照电阻对隧道磁电阻元件TMRa与TMRb供给工作电流。
接着，在时刻T2，节点N0与N1上生成对应于通过隧道磁电阻元件TMRa与TMRb的电流的差值的电位差。该电位差由闩锁部件100进一步放大，输出节点N0的电压电平被设定于H电平，输出节点N1的电压电平被设定于L电平。从而，在闩锁部件100中，程序数据被闩锁。
接着，在输出节点N0与N1的电压电平足够稳定的时刻T3，基于控制信号POR#使选通晶体管TRGa与TRGb导通，数据信号PO、/PO作为程序数据向外部输出。具体地说，H电平的数据信号PO被传送给晶体管PTR。
如此，能够在闩锁部件1中放大预先存储在数据闩锁电路PMU的程序部分MU1中的程序数据，同时加以闩锁并输出。在接通电源时经过预定期间后，按照激活至H电平的控制信号POR，程序数据被自动向晶体管PTR传送。因此，例如在程序部分MU1存储了进行初始状态的FPGA的连接控制的程序数据时，能够利用程序部分MU1容易地进行初始状态的FPGA的连接控制。就是说，在程序中途中止的场合等，通过使用将系统复位的控制信号POR来使基本动作的程序数据解码。从而，初始状态下的再设定成为可能，且能提高系统的失效保险(fail-safe)和稳定性。
要变更FPGA功能时，采用存放其它程序数据的程序部分MU来进行开关部分CON的连接控制。另外，本例中，将程序部分MU1作为进行初始状态的连接控制的程序部分来进行说明，但也可为其它的程序部分MU。
并且，本例中，作为一例，程序部分MU1～MU4是包含在一个数据闩锁电路PMU的结构，可通过有选择地激活控制信号SEL1～SEL4来进行四种模式的切换控制。该程序部分MU的数量并无限止，可再设置多个程序部分MU来扩大切换控制的变更范围。
这样，将多个程序部分设置在数据闩锁电路PMU中，通过预先在各程序部分上存储用于连接控制的程序数据来高效地进行FPGA的功能变更。
采用图10的时间图，对进行FPGA的功能变更时的、依据本发明实施例1的数据闩锁电路PMU的数据读出动作进行说明。就是说，对接通电源后与时钟信号CLK同步地进行数据读出动作时的结构进行说明。
与跟时钟信号CLK的上升边同步的时刻T4大致相同的定时，控制电路1将控制信号POR设定于L电平。并且，将控制信号WE设定于H电平。从而，在均衡电路120中，电连接节点N0和节点N1之间被电连接并加以均衡。并且，在均衡电路130中，响应控制信号POR的反相信号即控制信号/POR(H电平)，节点N3和节点N4被电连接并被加以均衡。从而，先前闩锁(数据保持)的数据消失(均衡)。就是说，能够利用均衡电路来简单地清除闩锁的数据。
另外，在同样的定时的时刻T4，控制信号SEL1被设定于H电平。从而，闩锁部件100和程序部分MU1被电连接。
接着，响应时刻T5的控制信号WE的下降边(L电平)，闩锁部件100的晶体管107导通。从而，形成从电源电压Vcc经由隧道磁电阻元件TMRa与TMRb到接地电压GND的电流通路(导线)。
接着，在与时钟信号CLK的下降边同步的时刻T6，控制信号POR被设定于H电平。从而，均衡电路120中节点N0和节点N1之间的均衡结束。并且，均衡电路130中节点N3和节点N4之间的均衡也结束。从而，对应于隧道磁电阻元件TMRa与TMRb的电阻差的电流差被作为电压差放大，在节点N0和节点N1上生成。
接着，在从控制信号POR的上升边经过预定期间后的时刻T7，控制信号POR#上升至H电平。从而，基于控制信号POR#(H电平)，选通晶体管TRGa与TRGb导通，数据信号PO、/PO被作为程序数据向外部输出。
在接着的时钟信号CLK的上升边的时刻T8，闩锁(数据保持)的数据信号PO被稳定地输出。从而，能够基于输出的数据信号PO变更FPGA的功能。
本例中说明了在一个时钟周期内，对FPGA的功能变更时在程序部分MU中存储的程序数据进行均衡、读出、放大并加以输出的数据读出动作。
接着，说明与高频时钟信号CLK#(以下，简称为时钟信号CLK#)同步地进行上述功能变更的数据读出动作时的结构。
参照图11的时间图，对本实施例1中与时钟信号CLK#同步地进行功能变更时的数据读出动作进行说明。
在和与时钟信号CLK#的上升边同步的时刻T10大致相同的定时，控制信号POR被设定于L电平。同时，在均衡电路120中，节点N0和节点N1被电连接并加以均衡。并且，在均衡电路130中，响应控制信号POR的反相信号的控制信号/POR(H电平)，节点N3和节点N4被电连接并加以均衡。从而，先前闩锁(数据保持)的数据消失。并且，在同样的定时，控制信号WE被设定于H电平。从而，来自晶体管107的电源电压Vcc供给停止。
在同样定时的时刻T10上，由控制电路1输出的控制信号SEL1被设定于H电平。从而，闩锁部件1和程序部分MU1被电连接。
在与下一时钟信号CLK#的上升边同步的时刻T11，控制信号WE被设定于L电平。从而，闩锁部件100的晶体管107导通。具体地说，形成从电源电压Vcc经由隧道磁电阻元件TMRa与TMRb到接地电压GND的电流通路(导线)。
在与下一时钟信号CLK#的上升边同步的时刻T12，控制信号POR被设定于H电平。从而，均衡电路120中节点N0和节点N1之间的均衡结束。并且，在均衡电路130中节点N3和节点N4之间的均衡结束。从而，对应于隧道磁电阻元件TMRa与TMRb的电阻差的电流差被变换成电压差，经放大后在节点N0和节点N1上生成。
接着，在与时钟信号CLK#的上升边同步的时刻T13，控制信号POR#上升至H电平。从而，基于控制信号POR#(H电平)，选通晶体管TRGa与TRGb导通，数据信号PO、/PO被作为程序数据向外部输出。
在高频时钟信号(例如1GHz)中，在图10中说明的一个时钟周期内，难以进行数据读出动作，但如本例，通过以与时钟信号CLK#同步的定时来输出控制信号WE、POR、POR#以及SEL1，能够高速且高效地进行数据读出动作。从而能以最小的等待时间进行FPGA的功能切换。
并且，将隧道磁电阻元件TMR等作为存放用以变更FPGA功能的程序数据的存储元件使用，从而，无需考虑如快闪存储器(R)等那样的对改写次数的限制，能够进行无限多次的系统功能切换的连接控制，并且具有高效率。
实施例1之变形例1在上述实施例1的数据闩锁电路PMU中，说明了按照隧道磁电阻元件的磁化方向，通过对隧道磁电阻元件TMRa与TMRb供给数据写入电流将程序数据存入程序部分MU的结构。
以下，就依据本实施例1之变形例1的数据闩锁电路PMU中、固定地将程序数据存储在程序部分MU的结构进行说明。
并参照图12说明，就依据实施例1之变形例1的数据闩锁电路PMU的数据写入加以说明。
依据实施例1之变形例1的数据闩锁电路PMU的电路结构与图3所示的本实施例1的数据闩锁电路PMU的电路结构相同，因此，不再作重复的详细说明。
本例的目的在于，通过破坏隧道磁电阻元件TMR使程序数据固定地保存。
具体地说，在隧道磁电阻元件TMR上施加高电压。就是说，当数据写入时在均衡电路130中，节点N3与节点N4之间的电连接断开。从而，数据写入时并不形成由写入驱动器WWRa到写入驱动器WWRb的电流通路或由写入驱动器WWRb到写入驱动器WWRa的电流通路，只形成由写入驱动器到隧道磁电阻元件TMRa或隧道磁电阻元件TMRb的电流通路。
具体地说，前面说明的数据写入时，将控制信号WE维持在L电平。并且，写入控制部件140，响应写入数据PDIN，将写入控制信号WDTa或WDTb中的一方设定于H电平。从而，在隧道磁电阻元件TMRa或TMRb上施加高电压，隧道磁电阻元件的薄膜磁体被破坏。被破坏的隧道磁电阻元件的电阻值固定地设为比Rmin小的Rmin#(＜Rmin)。
作为一例，H电平的写入控制信号WDTa被输入写入驱动器WWRa与WWRb时，隧道磁电阻元件TMRa被破坏。另一方面，H电平的写入控制信号WDTb被输入写入驱动器WWRa与WWRb时，隧道磁电阻元件TMRb被破坏。
因此，通过破坏隧道磁电阻元件TMRa和TMRb中的一方，使程序数据固定地存储在程序部分MU中。
因此，基于破坏的隧道磁电阻元件TMR(电阻值小)和未破坏的隧道磁电阻元件TMR(电阻值大)之间的电阻差，能够进行与上述实施例1中说明的基于电阻Rmax和Rmin之间的电阻差的数据读出动作同样的数据读出动作。
通过这种方式，存储在程序部分MU中的程序数据不会因磁噪声等的影响而被改写，从而能够稳定地使所需程序数据固定存储。
实施例1之变形例2在实施例1之变形例2中，对变更程序部分MU和闩锁部件之间的电连接的数据闩锁电路PMU#的结构进行说明。
参照图13，比较实施例1之变形例2的数据闩锁电路PMU#与图3所示的数据闩锁电路PMU相比，不同之处在于由闩锁部件100#置换闩锁部件100，以及闩锁部件100#的输出节点N0、N1和程序部分MU1～MU4之间的电连接。其它方面均相同，因此不再作重复的详细说明。
比较闩锁部件100#与闩锁部件100相比，不同之处在于晶体管102与104分别设在节点N0与节点N1和接地电压GND之间。其它方面均相同，因此不再作重复的详细说明。
这种闩锁部件100#相当于所谓的交叉闩锁电路，通过供给基于输出节点N0与N1的电压电平的工作电流，将输出节点的电压电平放大并加以闩锁。
关于数据读出动作和数据写入动作，与实施例1中说明的相同，因此不再作重复的说明。
实施例2如上述说明，数据闩锁电路PMU中含有多个程序部分MU，能够进行基于多种模式的高效的FPGA的功能变更，但是，若能根据系统的状况选择多个程序部分中用于功能变更的有效的程序部分MU，就能改善系统管理的效率。
本发明的实施例2中，对前面所述的跟依据实施例1的数据闩锁电路PMU一起布置在预定区域上的、将指示各数据闩锁电路PMU含有的多个程序部分MU中的有效程序部分MU的判断信号PS输出的数据闩锁电路PMUa加以说明。
参照图14，本发明实施例2的数据闩锁电路PMUa与数据闩锁电路PMU相比，不同之处在于由程序部分MU#1～MU#4置换程序部分MU1～MU4。其它方面均相同，因此不再作重复的说明。另外，程序部分MU#1～MU#4的结构均相同，因此，这里代表性地说明程序部分MU#1的结构。并且，闩锁部件100将存储在程序部分MU#1～MU#4中的程序数据作为判断信号PS、/PS输出。
程序部分MU#1与程序部分MU1相比，不同之处在于固定电阻Rf布置在晶体管SGb和节点N3之间。由于其它电路结构相同，不再作重复的说明。
在程序部分MU#1中，固定电阻Rf的电阻值被加以设计，使该电阻值具有隧道磁电阻元件的电阻值Rmax和Rmin之差的中间值，作为一例，本例中采用中间电阻值Rmid(＝(Rmax-Rmin)/2)。
用图15说明初始状态(数据无效状态)的数据闩锁电路PMUa。
在数据写入前的初始状态中，程序部分MU#1的隧道磁电阻元件TMRa与TMRb均被设定于电阻值Rmin。从而，隧道磁电阻元件TMRb和固定电阻Rf的合成电阻值(Rmid+Rmin)大于隧道磁电阻元件TMRa的电阻值Rmin。
因此，在这种状态下，进行上述实施例1中说明的数据读出动作时，节点N0被闩锁于H电平，节点N1被闩锁于L电平。就是说，在初始状态下，H电平的判断信号PS由数据闩锁电路PMUa闩锁并加以输出。这种状态被称为数据无效状态。
参照图16，说明将数据闩锁电路PMUa从数据无效状态设定为数据有效状态的情形。
如实施例1中所说明，在写入控制部件140中，将写入控制信号WDTb设定于H电平。从而向位线SBL供给数据写入电流+Iw。又，按照流入数位线DLa与DLb的数据写入电流，隧道磁电阻元件TMRa的电阻值由Rmin转移到Rmax。另一方面，隧道磁电阻元件TMRb的电阻值被维持在Rmin。
这时，隧道磁电阻元件TMRa的电阻值Rmax大于隧道磁电阻元件TMRb和固定电阻Rf的合成电阻值(Rmid+Rmin)。
因此，在这种状态下，进行上述实施例1中说明的数据读出动作时，节点N0被设定于L电平，节点N1被设定并锁定为H电平。就是说，L电平的判断信号PS由数据闩锁电路PMUa闩锁并输出。这种状态被称为数据有效状态。
另一方面，使隧道磁电阻元件TMRa的电阻值从Rmax转移到Rmin的场合，隧道磁电阻元件TMRb的电阻值成为Rmax，隧道磁电阻元件TMRa的电阻值Rmin小于隧道磁电阻元件TMRb和固定电阻Rf的合成电阻值(Rmax+Rmid)。
因此，如上所述，H电平的判断信号PS由数据闩锁电路PMUa闩锁并加以输出。就是说，成为数据无效状态。
如本实施例，由控制电路1探测判断信号PS的数据电平来判断是数据有效状态还是数据无效状态，基于此能够高效地选择表示数据有效状态的程序部分MU。
具体地说，分别进行数据闩锁电路PMUa所包含的程序部分MU#1～MU#4的数据读出动作，并由控制电路1检测所输出的判断信号PS。基于该判断信号PS，在数据闩锁电路PMU中，有选择地激活控制信号SEL1～SEL4。
由此，能够按照系统状况容易地判断有效的程序部分MU，且能高效地进行FPGA的功能变更即有效率地对系统进行管理。
并且，如本结构那样，通过将固定电阻Rf和隧道磁电阻元件TMRb串联连接，能够设定初始状态的数据电平；由于可基于与该初始状态的数据电平的比较来判断有效、无效，因此能简单地检测判断信号。
并且，依据实施例2的数据闩锁电路PMUa中，也与上述实施例1之变形例2中说明的一样，通过破坏隧道磁电阻元件TMR，能够设定成固定地输出有效或无效状态的判断信号。
例如，本例中，通过破坏固定电阻Rf侧的隧道磁电阻元件TMRb，使固定电阻Rf和隧道磁电阻元件TMRb的合成电阻值(Rmid+Rmin#)通常小于隧道磁电阻元件TMRa的电阻值。
从而，在数据读出时，判断信号PS被常时设定为L电平，表示数据有效状态。
再有，本例中对隧道磁电阻元件TMRb侧布置固定电阻Rf的结构作了说明，但也可以在隧道磁电阻元件TMRa侧设置固定电阻Rf。
本例的不同之处只在于固定电阻Rf设在实施例1的数据闩锁电路PMU中，能简单地构成数据闩锁电路PMUa。
再有，以上主要对上述说明的数据闩锁电路存放用于FPGA的切换控制的程序数据的情形作了说明，但并不限于FPGA，也可以存储用于其它内部电路动作的程序数据。并且，除FPGA以外，也可以使用输出指示数据有效状态或无效状态的判断信号的数据闩锁电路。
又，上述实施例中说明了采用隧道磁电阻元件进行数据存储的结构，但也可以使用薄膜的称为硫族元素化合物(chalcogenide)的材料，利用向晶态(低电阻)与非晶态(高电阻)中的任一方的相变特性的可变电阻元件来进行数据存储。
权利要求
1.一种非易失存储装置，其中设有保存并输出用于外围电路的程序信息的数据闩锁电路；所述数据闩锁电路中有，各自接受按照构成所述程序信息的程序数据的数据写入电流，进行非易失的数据存储的多个程序部分，以及数据读出时，用以保持被选中的、所述多个程序部分中的选择程序部分生成的数据信号的闩锁电路。
2.如权利要求1所述的非易失存储装置，其特征在于所述数据闩锁电路中还有，分别对应地设置在所述多个程序部分和所述闩锁电路之间的多个存取元件；所述多个存取元件响应来自外部的存取指令而有选择地导通。
3.如权利要求1所述的非易失存储装置，其特征在于所述闩锁电路中有，对第一保持节点供给按照第二保持节点的电压电平的工作电流的第一电流供给部分，以及对所述第二保持节点供给按照所述第一保持节点的电压电平的工作电流的第二电流供给部分；各所述程序部分含有，基于按照所述程序数据的所述数据写入电流而有相互不同的电阻值的第一和第二存储元件；所述数据读出时，与第一电压连接的所述第一和第二电流供给部分，分别跟与所述选择程序部分中的第二电压连接的所述第一和第二存储元件串联连接。
4.如权利要求3所述的非易失存储装置，其特征在于所述闩锁电路中还有，在数据读出前用以电连接所述第一和第二保持节点的控制电路。
5.如权利要求3所述的非易失存储装置，其特征在于各所述程序部分中还有，对应于所述第一和第二存储元件中的一方串联连接的、具有固定电阻值的电阻元件；在初始状态下，所述第一和第二存储元件各自有相同的电阻值。
6.如权利要求1所述的非易失存储装置，其特征在于所述闩锁电路中有，设于第一电压和第二电压之间的、对第一保持节点供给按照第二保持节点的电压电平的工作电流的第一电流供给部分，以及设于所述第一电压和所述第二电压之间的、对所述第二保持节点供给按照所述第一保持节点的电压电平的工作电流的第二电流供给部分；各所述程序部分含有，基于按照所述程序数据的所述数据写入电流而有相互不同的电阻值的第一和第二存储元件；所述数据读出时，在所述选择程序部分中，各自与第三电压电连接的所述第一和第二存储元件分别与所述第一和第二保持节点电连接。
7.如权利要求6所述的非易失存储装置，其特征在于所述闩锁电路中还有，在数据读出前用以电连接所述第一和第二保持节点的控制电路。
8.如权利要求6所述的非易失存储装置，其特征在于所述各程序部分中还有，对应于所述第一和第二存储元件中的一方串联连接的、具有固定电阻值的电阻元件；在初始状态下，所述第一和第二存储元件各自具有相同的电阻值。
9.一种非易失存储装置，其中设有设定多个电路块之间的信号传送通路的多个开关部分，以及分别对应于所述多个开关部分设置的、各自控制对应的开关部分的多个开关控制部分；所述多个开关控制部分各自含有，接受按照所述信号传送通路设定用程序数据的数据写入电流的供给、并进行非易失数据存储的多个程序部分，以及数据读出时，用以保持由被选中的、所述多个程序部分中的选择程序部分生成的数据信号的闩锁电路。
10.如权利要求9所述的非易失存储装置，其特征在于所述多个开关控制部分各自响应由外部输入的公用指令，选择所述多个程序部分中的一个。
全文摘要
变更现场可编程门阵列(EPGA)功能的开关部分中，设有用于连接控制的数据闩锁电路。数据闩锁电路中有预先存放了程序数据的程序部分(MU1～MU4)和闩锁部件(100)。在变更功能时，通过有选择地输入控制信号(SEL1～SEL4)将闩锁部件(100)和程序部分(MU)电连接，存放在程序部分(MU)中的数据信号从数据闩锁电路输出。因此，就能够不进行程序数据改写而容易地变更EPGA的功能。
文档编号G11C11/16GK1512513SQ0315488
公开日2004年7月14日 申请日期2003年8月19日 优先权日2002年12月26日
发明者大石司 申请人:株式会社瑞萨科技