专利名称：以连续脉冲模式存取数据的与位置无关的半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，尤其涉及一种以连续脉冲模式(continuous burst mode)存取数据的与位置无关的半导体存储器件。
背景技术：
一个半导体存储器件包括多个存储体(banks)，以提高系统性能。多存储体结构使每一个存储体能够独立地存取数据，并通过对一个行地址的最重要位进行译码来选出一个存储体。
图1所示为一种现有存储器件的输入/输出(I/O)接脚的框图。
参照图1，一个现有存储器件包括用于接收指令的多个指令输入接脚；用于接收n个行地址的n个行地址输入接脚RA0到RAn-1；用于接收m个列地址的m个列地址输入接脚CA0到CAm-1；以及用于输入/输出由各列地址及行地址选出的数据的多个数据I/O接脚DQ0到DQ15。
除此之外，双数据速率(DDR)同步存储器件可通过数据选通脉冲信号输入接脚接收数据选通脉冲信号DQS及互补型数据选通脉冲信号/DQS。该数据选通脉冲信号指的是于数据输入计时期间被锁定的一种信号。该同步存储器件可利用数据选通脉冲信号使输入数据对齐。
这里，根据存储器件内可一次输入/输出的数据数量确定该数据输入接脚的数量，一般为八个或十六个。
此外，可根据存储器件内所设置的单位单元的数量确定行地址输入接脚RA0到RAn-1的数量以及列地址输入接脚CA0到CAm-1的数量。假如该存储器件内所设置的单位单元的数量为1G，即设置有总数为230的单位单元，地址接脚的数量为30。假如该存储器件包括四个存储体，则具有1G存储容量的存储器件的存储体设置有256兆(228)个单位单元。
此例中，行地址输入接脚的数量为16而列地址输入接脚的数量则为14。行地址输入接脚的数量大于列地址输入接脚数量的原因是行地址输入接脚包括了存储体地址的缘故。例如，假如该存储器件包括四个存储体，可使用各行地址中的最高两个地址选出一个存储体。
图2所示为现有存储器件的框图。
参照图2，该存储器件包括一存储体选择单元60，用于接收第n个和第n-1个行地址RAn-1和RAn-2，并激活四个存储体选择信号BS0到BS3中的一个，以选出四个存储体中的一个；以及四个存储体10到40，启动时响应存储体选择信号BS0到BS3。
存储体10到40包括行译码器11、21、31和41，用于对行地址进行译码，以便从某个存储体内选出字线WL0到WL2n-3中的一个；列译码器12、22、32和42，用于对列地址进行译码，以便从某个存储体内选出2m个位线对中的一个；以及位线读出放大器13、23、33和43，以将存储体的输出数据读出/放大为加到由列译码器12、22、32和42选出的位线对上的数据。除此之外，每一个存储体都包括2n-3个字线以及2m个位线对。
此外，该存储器件包括一数据输出缓冲器50，用于放大并闭锁由各个存储体10到40输出的数据，并输出经放大及闭锁的数据。
之后将参照图1和图2说明该现有存储器件的操作过程。
假如该存储器件工作，可通过该指令输入接脚输入根据读或书操作的指令。分别通过该行地址输入接脚RA0到RAn-1及列地址输入接脚CA0到CAm-1输入对应于该输入指令的n位行地址及m位列地址。
然后，将通过n位行地址中最高的两个输入接脚RAn-1和RAn-2输入的行地址输入到该存储体选择单元60上，该存储体选择单元60则对输入的行地址进行译码，以激活四个存储体选择信号BS0到BS3中的一个。
使存储体(例如存储体10)内由存储体选择信号(例如BS0)选出的行译码器11启动，并将通过各行地址输入接脚RA0到RAn-3输入的行地址输入到该存储体10的行译码器11。
然后，行译码器11对所输入的n-2个行地址进行译码，以激活设置于该存储体内的2n-2个字线中的一个。通过设置于该存储体10一侧内的位线读出放大器13对储存在对应于所激活字线(例如WL0)的单位单元内的2m个数据进行读出/放大。
然后，列译码器12对各列地址进行译码，以选出设置于该位线读出放大器13内的2m个读出放大器中的一个。该位线读出放大器13包括数量等于设置于该存储体10内的位线对数量的读出放大器，且各读出放大器连接到各位线对上。
假如该执行指令为一读指令，可通过数据输出缓冲器50输出经所选出的读出放大器读出/放大的数据信号；假如该执行指令为一写指令，可通过所选出的读出放大器闭锁该外部数据。
然后，重新将由该位线读出放大器13读出/放大的2m个数据储存到对应于由该执行指令激活的字线的2m个单位单元内。
图3所示为一现有存储器件的问题的框图。现有存储器件的问题将参考图3进行描述。
该存储器件使用脉冲模式以便更快速地存取数据。该脉冲模式指的是一种由位线读出放大器对对应于由所输入地址激活的字线的2m个数据进行读出/放大，然后在无额外输入任何地址的情况下使用经读出/放大的数据顺序输出数据的模式。
由于并未在对对应于由所激活字线的数据进行读出/放大之后输入额外的地址，因此能以极高速率输入/输出大量的数据。
参照图3，激活存储体10的字线(例如WL9)，以响应对应于该指令的已输入行地址，并通过设置于该位线读出放大器13内的2m个读出放大器对储存于已激活字线(WL9)上的2m个单位单元内的数据进行读出/放大。
此时，如果脉冲长度为‘4’且对由执行指令输入的列地址进行译码以选出读出放大器SA0，顺序将由读出放大器SA0到SA3加以读出/放大的四个数据输出到外部。这里，‘脉冲长度’指的是在脉冲模式下顺序输出的数据数量。假如该脉冲长度为‘8’，则顺序将由读出放大器SA0到SA7加以读出/放大的八个数据输出到外部。
不过，如果脉冲长度为‘4’，假如选出的是读出放大器SA2m-2，由于只有对应于最高地址的一个数据受到读出/放大，因此只顺序输出两个数据。
此例中，顺序一次输出由读出放大器SA2m-2及SA2m-1加以读出/放大的两个数据，然后再将由该位线读出放大器13加以读出/放大的2m个数据重新储存于字线WL9上。之后，激活下一条字线WL10。再次对对应于该字线WL10的2m个数据进行读出/放大，并且对应于读出放大器SA0到SA1的两个数据被输出。因此，顺序输出四个数据，但两个数据是在输出两个数据之后的预定时间内才输出的。
如果脉冲长度为‘8’，八个数据并非顺序输出，而是在从输出两个数据算起的预定时间之后顺序输出六个数据。
因此，即使采用脉冲模式，也可能发生因为对应于所输入列地址所存取数据的位置而未顺序输出对应于该脉冲长度的所有数据的情况。
为了解决上述问题，现有存储器件使用的是包裹模式。假如由当前输入的列地址检验出对应于该脉冲长度的数据全部被读出/放大，则关闭该包裹模式，以顺序输出对应于该脉冲长度的所有数据。假如经读出/放大数据的数量小于该脉冲长度，则开启该包裹模式，以规则地循环各已输入列地址，然后再输出对应于经循环的列地址的数据。
例如，假设该列地址为‘2’。如果该包裹模式呈关闭状态，顺序输出对应于列地址2，3，4和5的数据。如果该包裹模式呈开启状态，顺序输出对应于列地址2，3，0和1的数据。包裹模式的关闭状态指的是一种‘连续脉冲模式’。
在存储器件内一次被读出/放大的数据数量称作一‘页’。该页由设置于该位线读出放大器内的读出放大器的数量确定。
由于以高速输出一页内的各连续数据，因此该现有存储器件可工作在连续脉冲模式下。不过，由于该现有存储器件无法在各页之间的边界上输出各连续数据，因此可在包裹模式的关闭状态下工作。
换句话说，根据所存取数据的位置，该现有存储器件能或不能以高速输入/输出多个数据。结果，由于诸如芯片集之类用于在存储器件上传送/接收的外部装置无法总是以高速接收多个数据，因此限制了整体系统的性能。
发明内容
因此，本发明的基本目的是提供一种半导体存储器件，其中无论待存取数据的位置在哪，该半导体存储器件都可高速连续地输入/输出大量的数据。
根据本发明的一个方面，提供了一种半导体存储器件，包括第一存储体，包括对应于第一行地址的第一字线；以及第二存储体，包括对应于第二行地址的第二字线，其中该第二行地址与该第一行地址连续。
在脉冲模式下，对应于各连续地址储存的N个数据被顺序存取，在激活第一字线的同时激活第二字线，使得在对应于该第一字线的多个单位单元内顺序存取该N个数据中预定数量的数据，并在对应于该第二字线的多个单位单元内顺序存取剩余的数据。
根据本发明的另一方面，提供了一种半导体存储器件，包括多个存储体；以及一个控制器，用于对与存储体的数量对应的低M-位行地址信号进行译码，以启动多个存储体，其中M是等于或大于1的整数。
根据本发明的另一方面，提供了一种用于驱动包括多个存储体的半导体存储器件的方法，其中该半导体内存装置顺序地存取对应于连续地址储存的N个数据，该方法包括下列步骤接收对应于一指令的第一行地址；激活对应于该第一行地址的第一存储体上的字线；激活对应于第二行地址的第二存储体的字线，该第二行地址与该第一行地址连续；在对应于所述第一存储体的字线的多个单位单元内顺序存取N个数据中预定数量的数据；以及在对应于所述第二存储体的字线的多个单位单元内顺序存取剩余数据。
根据本发明的另一方面，提供了一种对包括多个存储体的存储器件进行寻址的方法，其中对已输入行地址中与该存储体的数量对应的低M-位行地址信号进行译码以选出一存储体，其中M是等于或大于1的整数。
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特点将会变得更加明显，其中图1所示为一现有存储器件的输入/输出(I/O)接脚的框图；图2所示为一现有存储器件的框图；
图3所示为一现有存储器件的问题的框图；图4所示为一根据本发明第一实施例的存储器件的框图；图5所示为一根据本发明第二实施例的存储器件的框图；图6所示为在连续脉冲模式下，图4所示的存储器件的数据输入/输出框图。
具体实施例方式
下面将参照附图详细说明本发明的各较佳实施例。
图4所示为一根据本发明第一实施例的存储器件的框图。
参照图4，根据本发明的存储器件包括一存储体0，具有对应于第一行地址RA(n)的第一字线WLa；以及一存储体1，具有对应于与该第一行地址RA(n)连续的第二行地址RA(n+1)的第二字线WLb。
根据本发明的一个实施例，该存储器件通过顺序存取对应于各连续地址所储存的N个数据的脉冲模式侦测到对应于第一执行指令所存取的第一数据的位置。
然后，考虑到所存取的第一数据以及将在脉冲模式下连续输出的数据数量，判断是否只激活对应于该执行指令的一条字线(例如WLa)，或者是否也激活对应于该连续行地址的其它存储体的字线。根据判断结果，在相同的时序激活存储体0和存储体1的行译码器，或只激活存储体0的行译码器。
例如，假设有1024个单位单元对应到一条字线WLa。假如对应于该执行指令所存取的数据是该字线WLa的第1023个数据且以脉冲模式输出的数据数量为‘8’，则存储体0和1的字线WLa和WLb在相同的时序被激活。
此例中，将对应于字线WLa的第1023和1024个单位单元的数据以及在相同的时序对来自字线WLb的第一数据的第六数据进行读出/放大。
除此之外，侦测出将要以脉冲模式连续输出的八个数据的位置以及对应于该执行指令所存取的第一数据的位置。在对应于第一数据的高位地址的八个数据可被读出/放大的状态下，只对字线WLa进行读出/放大，并于稍后顺序存取八个经读出/放大的数据。
图5所示为一根据本发明第二实施例的存储器件的框图。图5中，假设该存储器件接收n个行地址及m个列地址。
参照图5，根据本发明第二实施例的存储器件包括四个存储体100到400；以及一控制器，用于对与该存储体数量(例如四个)对应的低2-位行地址RA0和RA1进行译码，以产生存储体选择信号BS0和BS3，用于选择四个存储体100到400。
除此之外，每一个存储体都包括行译码器110到410，用于对除行地址RA0和RA1之外的(n-2)-位行地址RA2和RAn-1进行译码；位线读出放大器130到430，每个都具有2m个读出放大器，用于为加到设置于某一字线上的2m个位线对的数据信号进行读出/放大；以及列译码器120到420，用于对m-位列地址进行译码，以选出设置于位线读出放大器130到430内的2m个读出放大器之一。
此外，设置于某一存储体(例如存储体100)内的2n-2个字线并非对应到各连续行地址而是对应于跳过该存储体数量(例如四个)的行地址。
换句话说，根据现有存储器件，随着行地址顺序增加，设置于该存储体(例如存储体0)内的字线如WL0，WL1，WL2，…也增加了。不过，根据本发明，行地址在顺序增加，也可根据各存储体循环各对应字线。由此，在存储体0的例子里，增加了设置于某一存储体内的字线如WL0，WL4，WL8。
图6所示为如图4所示的在连续脉冲模式下存储器件的数据输入/输出框图，其中有1024个单位单元对应到一条字线。以下，将参照第5和6图说明根据本发明第二较佳实施例的存储器件的操作。
存储器件的控制器600接收所输入行地址中的最低2-位行地址RA0和RA1，以输出存储体选择信号BS0到BS3，以便选择四个存储体(存储体0到存储体3)。由控制器600输出的存储体选择信号BS0到BS3使没置于每一个存储体一侧上的各行译码器启动。
除此之外，该控制器600接收该列地址并侦测出所存取数据的位置，以响应该执行指令以及将要以脉冲模式连续输出的数据数量。根据侦测结果，判断是启动一个存储体还是启动两个存储体。
例如，如图6所示，假设对应于某一字线的单位单元数量为“1024”，且将要以脉冲模式输出的数据数量为“4”。假如首先通过输入列地址存取的是第1023个数据，则该控制器600激活存储体选择信号BS0及BS1。
换句话说，该控制器600激活两个存储体，使得当对应于第一行地址的第一字线WL0被激活的同时，对应于与第一行地址连续的第二行地址的第二字线WL1也被激活。
因此，当执行一个指令时，存储体100和200的所有行译码器110和210都启动，且因此激活所有字线WL0和WL1。
假如同时激活了字线WL0和WL1，对应于该字线的1024个单位单元中储存的1024个数据通过位线读出放大器130和230进行读出/放大。
然后，在经读出/放大的数据中，通过位线读出放大器130的第1023和1024个读出放大器SA1022和SA1023进行读出/放大的数据和由位线读出放大器230的第一和第二读出放大器SA0和SA1读出/放大的第四数据通过该数据输出缓冲器(图6中的‘A’)顺序存取。
在该执行指令为一读取指令时，由位线读出放大器130的读出放大器SA1022和SA1023以及由位线读出放大器230的读出放大器SA0和SA1读出/放大的第四数据顺序输出到外部。在该执行指令为一写入指令时，顺序由该位线读出放大器130的读出放大器SA1022和SA1023以及位线读出放大器230的读出放大器SA0和SA1闭锁的第四外部数据输出到外部。
然后，将闭锁于该位线读出放大器内的1024个数据重新储存到对应于字线WL0和WL1的各个单位单元。
同时，当数量大于根据该指令被读出/放大的1024个数据中被首先存取的数据之后以脉冲模式输出的数据数量时，不需要激活两个字线。此例中，该控制器600产生存储体选择信号，以激活某一存储体。由此，此例中的存储器件具有和现有存储器件相同的工作方式。此时，某一位线读出放大器顺序存取和以脉冲模式连续输出的数据数量相同的数据。
现有存储器件只能在对应于某一字线的单位单元上的数据(一页数据)内实现连续的脉冲模式，无法在超出一页的边界部分实现连续的脉冲模式。此例中，在输出对应于某一字线的最后一个数据之后，激活该字线，并再次对对应于该单位单元的数据进行读出/放大。由此，根据最先存取的数据的位置，无法使用连续的脉冲模式。因此在外部装置(例如芯片集)与存储器件之间的数据接口技术上有其限制存在。
如上所述，根据本发明，利用该地址的最不重要位选出该存储器件的各存储体，并根据所存取数据的位置选择性地操作一个或两个存储体。因此，无论所存取数据的位置在哪里，总是能够连续地输出多个数据。换句话说，可实现连续脉冲模式。
由此，在外部装置(例如芯片集)与存储器件之间进行数据连接时，可忽略在所存取数据在位置上的限制。因此，该外部装置能高速连续地接收多个数据，因此明显地提高了整体的操作速度。
除此之外，在包括多个存储体且顺序存取对应于各连续地址所储存的N个数据的存储器件中，一种用于驱动该存储器件的方法包括下列步骤接收对应于一指令的第一行地址；激活对应于该第一行地址的第一存储体的字线；激活对应于该第二行地址的第二存储体的字线，其中该第二行地址与该第一行地址连续；顺序存取与该第一存储体的字线对应的多个单位单元内的N个数据中预定数量的数据；以及顺序存取与该第二存储体的字线对应的多个单位单元内的剩余数据。
此外，一种包括多个存储体的存储器件的寻址方法，其中对已输入行地址中对应于该存储体数量的低M-位行地址信号进行译码，以选出一存储体，其中M是等于或大于1的整数。
假如利用本发明的驱动及寻址方法对存储器件进行驱动与寻址，则无论所存取数据的位置在哪里，总是能够高速连续地存取多个数据。
在具有多个存储体的存储器件内连续地输出多个数据的例子里，无论所存取数据的位置在哪里，总是能够高速连续地输出多个数据。因此，使用根据本发明的存储器件的系统总是能够高速接收来自存储器件的多个数据，因而提高了该系统的性能。
此外，可照例使用现有存储器件的存储体结构并利用各行地址的低位选出各存储体，使得在无任何额外成本的情况下提高系统的性能。
虽然结合具体实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明范围的情况下，做出各种变化和修改。
权利要求
1.一种半导体存储器件，包括第一存储体，包括对应于第一行地址的第一字线；以及第二存储体，包括对应于第二行地址的第二字线，其中该第二行地址与该第一行地址连续。
2.如权利要求1所述的半导体存储器件，其中在脉冲模式下，对应于各连续地址储存的N个数据被顺序存取，在激活所述第一字线的同时激活所述第二字线，使得在对应于所述第一字线的多个单位单元内顺序存取所述N个数据中预定数量的数据，并在对应于所述第二字线的所述多个单位单元内顺序存取剩余的数据。
3.一种半导体存储器件，包括多个存储体；以及一个控制器，用于对与存储体的数量对应的低M-位行地址信号进行译码，以启动所述多个存储体，其中M是等于或大于1的整数。
4.如权利要求3所述的半导体存储器件，其中每一个存储体都包括多个对应于跳过所述存储体数量的行地址的字线。
5.如权利要求3所述的半导体存储器件，其中所述控制器启动两个存储体，使得当对应于第一行地址的第一字线被激活的同时，对应于与所述第一行地址连续的第二行地址的第二字线也被激活。
6.如权利要求5所述的半导体存储器件，其中在脉冲模式下，对应于各连续地址储存的N个数据被顺序存取，所述控制器在对应于所述第一字线的多个单位单元内顺序存取所述N个数据中预定数量的数据，并在对应于所述第二字线的多个单位单元内顺序存取剩余的数据。
7.一种用于驱动包括多个存储体的半导体存储器件的方法，其中该半导体内存装置顺序地存取对应于连续地址储存的N个数据，该方法包括下列步骤接收对应于一指令的第一行地址；激活对应于所述第一行地址的第一存储体的字线；激活对应于第二行地址的第二存储体的字线，所述第二行地址与所述第一行地址连续；在对应于所述第一存储体的字线的多个单位单元内顺序存取N个数据中预定数量的数据；以及在对应于所述第二存储体的字线的多个单位单元内顺序存取剩余数据。
8.一种对包括多个存储体的存储器件进行寻址的方法，其中对已输入行地址中与所述存储体的数量对应的低M-位行地址信号进行译码以选出一存储体，其中M是等于或大于1的整数。
全文摘要
本发明提供了一种半导体存储器件及其驱动方法与寻址方法，无论待存取数据的位置在哪，都可以连续脉冲模式存取数据。该半导体存储器件包括第一存储体，包括对应于第一行地址的第一字线；以及第二存储体，包括对应于第二行地址的第二字线，其中该第二行地址与该第一行地址连续。本发明用于驱动半导体存储器件的方法包括下列步骤接收对应于一指令的第一行地址；激活对应于所述第一行地址的第一存储体的字线；激活对应于第二行地址的第二存储体的字线，所述第二行地址与所述第一行地址连续；在对应于所述第一存储体的字线的多个单位单元内顺序存取N个数据中预定数量的数据；以及在对应于所述第二存储体的字线的多个单位单元内顺序存取剩余数据。
文档编号G11C7/10GK1577613SQ20041003745
公开日2005年2月9日 申请日期2004年4月29日 优先权日2003年6月30日
发明者安进弘, 洪祥熏, 高在范, 金世埈 申请人:海力士半导体有限公司