专利名称：集成电路以及字符线驱动器的制作方法
技术领域：
本发明有关于集成电路的设计，特别是有关于字符线驱动器的设计。
背景技术：
半导体内存的核心部份包括至少一二维的内存单元数组，其中储存 了信息。 一般而言，字符线用来选取启动单元的列以及位线用来选取行， 以存取，亦即读或写单元。当字符线以及一位被启动时， 一个连接于其 上的特定的内存单元被选取。
随着内存密度的增加，在字符线驱动器的数量或在单一字符在线的 内存单元数量也将增加，在这两种情形下，字符线驱动器的整体尺寸将 增加。大的字符线驱动器尺寸造成大量的漏电现象。事实上，在静态随
机存取内存(SRAM)中，字符线驱动器的漏电现象约占了超过SRAM 芯片的整体漏电的一半。
在双端口SRAM中，由于读取以及写入利用分别的字符线，因此字 符线驱动器的数量将变为两倍。如此不仅增加一个芯片的漏电现象，也 占用了较大的芯片区域。在一个假(pseudo)双端口临时文件例子中， 速度不是那么重要，因此同时的读取以及写入可借由在一个周期中读取 一个单元后再写入来实现。如此，只需要一字符线，且内存单元可为一 般的六晶体管(6-T) SRAM单元。
因此，需要一种可触发(assert)字符线以在假双端口临时文件上进 行读取或写入操作的字符线设计。
发明内容
有鉴于此，本发明的目的即在于提供一种集成电路(IC)的设计方 式，特别是有关于字符线驱动器的设计方式。
基于上述目的，本发明提供一种集成电路。在依据本发明的实施例
中，此集成电路包括第一以及第二降压电路，分别地由第一以及第二信 号所控制，且耦接于第一节点以及低电压电源供应(VSS);以及可控制 的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中
当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被 降压至逻辑低准位(LOW)状态。
在另一实施例中，此集成电路为一种字符线(WL)驱动器，适用于 假双端口内存。此字符线驱动器包括第一以及第二降压电路，分别地由 第一以及第二译码的地址信号所控制，且耦接于第一节点以及低电压电 源供应(Vss);可控制的升压电路，耦接于该第一节点以及互补高电压 电源供应(Vcc);以及既定数量的反向器，串接于该第一节点以及预期 将被该字符线驱动器所驱动的字符线之间，其中当该第一或该第二信号 触发至第一既定逻辑状态时，该字符线被触发至第二既定逻辑状态。
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文 特举出较佳实施例，并配合所附图式，作详细说明如下。
图1显示现有8-T双端口静态随机存取内存(SRAM)单元的示意图。
图2A显示现有双端口内存模块的模块示意图。
图2B显示现有假双端口内存模块的模块示意图。
图3显示依据本发明第一实施例的假双端口内存模块的读-写字符线 驱动器的示意图。
图4A至图4D显示如图3所示的本发明第一实施例的操作时序图。
图5显示依据本发明第二实施例的假双端口内存模块的另一读-写字 符线驱动器的示意图。
图6显示应用于图5所示的读-写字符线驱动器中的驱动器选取电路 的实作方式。
图7A至图7D显示本发明第二实施例的操作时序图。 其中附图标记说明如下
100 8-T双端口 SRAM单元；102 6-TSRAM单元；104 读取路径； Vss 低电压电源供应；130、 135 传送闸晶体管；140 写入字符线；150、 155~位线；C、 D 节点；160-读取字符线(WL) ; 170、 175 N型金属 氧化物半导体(NMOS)晶体管；180~读取位线(BL) ; 200 双端口内 存模块；210 内存数组；220 输入/输出模块；230 写入端口字符线译码 器模块；235 写入端口字符线驱动器模块；240 写入端口控制模块；250 读取端口字符线译码器模块；255 读取端口字符线驱动器模块；260~读 取端口控制模块；270 双端口内存模块；275 内存数组；280~读-写字符 线驱动器；282
字符线驱动器；290~读-写控制模块；300 双端口 内存模块；RX[O: n]、 RX[x] 读取地址信号；WX[O: n]、 WX[x] 写入地 址信号；310[x] 读取降压模块；312[x] N型金属氧化物半导体(NMOS) 晶体管；320[x] 写入降压模块；322[x] NMOS晶体管；330[x] 升压模块； 332[x]、 334[x] PNMOS晶体管；340[x] 反向驱动器；MB[x] 节点；Vcc 高电压电源供应；CLK 频率；401、 402、 403、 404 频率周期；411、 414、 415、楊、417、 418、 421、 423、 425、 427、 431、 435、 437、 444、 446、 448 时间周期；WL[O]、 WL[n] 字符线；500 双端口内存模块；510[x]~ 读取驱动器选取模块；520[x] 写入驱动器选取模块；530[x] 升压模块； 532[x] PMOS晶体管；540[x] 反向驱动器；582[x] 字符线驱动器；WS、 RS WLP 信号；600 实作方式；612、 614 PMOS晶体管；620、 622 NMOS 晶体管；701、 702、 703、 704 频率周期;711、 714、 715、 716、 717、 718、 719、 721、 722、 731、 733、 735、 736、 737、 738、 741、 751、 755、 756、 758、 761、 774、 775、 777、 779、 782 时间周期。
具体实施例方式
本发明公开一种新颖的字符线驱动器设计，适用于假双端口内存。 图1显示现有8-T双端口静态随机存取内存(SRAM)单元100的示 意图。8-T双端口 SRAM单元IOO包括现有的6-T SRAM单元102以及 由两个串接于读取位线(BL) 180以及低电压电源供应(Vss)之间的N 型金属氧化物半导体(NMOS)晶体管170以及175所形成的读取路径 104。读取路径104具有一个读取字符线(WL) 160，与在6-TSRAM单 元102中的写入字符线140分开。现有的6-T SRAM单元102为两个反 向器互耦类型，有写入字符线140连接至传送闸晶体管130以及135，借
由一对的互补位线150以及155控制6-T SRAM单元102的储存节点C 以及D的存取。
图2A显示现有双端口内存模块200的模块示意图，其中双端口内存 模块200具有由图1中所示的8-T双端口 SRAM单元IOO所形成的内存 数组210。输入/输出模块220包括感应放大器以及行译码器(未绘示)， 并且两者皆连接至内存数组210的BL。内存模块200据有分开的写入以 及读取WL。写入字符线由写入端口字符线译码器模块230以及写入端口 字符线驱动器模块235所控制，且写入端口字符线译码器模块230以及 写入端口字符线驱动器模块235两者都由写入端口控制模块240所控制。 读取WL由读取端口字符线译码器模块250以及读取端口字符线驱动器 模块255所控制，且读取端口字符线译码器模块250以及读取端口字符 线驱动器模块255两者都由读取端口控制模块260所控制。
为了进行比较，图2B显示现有假双端口内存模块270的模块示意图。 取代在双端口内存模块200中同时的读取以及写入操作，假双端口内存 模块270在单一周期内执行读取操作之后接着执行写入操作，因此不需 要分开的读取以及写入字符线。内存数组275可由现有的6-T SRAM单 元所实现。请参照图2B，写入端口字符线译码器模块230以及读取端口 字符线译码器模块250仍然保持分开。然而，此处却只有合成的读-写字 符线驱动器模块280，以及合成的读-写控制模块290。
图3显示依据本发明第一实施例的假双端口内存模块300的读-写字 符线驱动器模块280的示意图。读-写字符线驱动器模块280具有n+l个 的字符线驱动器282
，以驱动n+l个个别的WL。读取端口字符线 译码器模块250借由触发读取地址信号RX
中的选取信号，产生读 取用的WL地址。类似地，写入端口字符线译码器模块230借由触发写 入地址信号WX[O: n]中的选取信号，产生写入用的WL地址。 一般而言， 在一个时间内只有一个地址会被选取，且触发地址信号RX或WX将其 信号变为逻辑高准位(HIGH)状态，而未被触发的地址信号则维持在逻 辑低准位(LOW)状态。
请参照图3，字符线驱动器282[x]，其中x为介于0到n之间的整数， 包括读取降压模块310[x]、写入降压模块320[x]、升压模块330[x]以及反
向驱动器340[x]。读取降压模块310[x]可以N型金属氧化物半导体 (NMOS)晶体管312[x]实现，其具有源极耦接至低电压电源供应(Vss)、 栅极耦接至读取地址信号RX[x]以及源极耦接至节点MB[x]，其当作输入 端送至反向驱动器340[x]。类似地，写入降压模块320[x]可以NMOS晶 体管322[x]实现，其具有源极耦接至Vss、栅极耦接至写入地址信号WX[x] 以及源极耦接至节点MB[x]。当信号RX[x]或WX[x]中其中一个或是两者 同时被触发至逻辑高准位状态时，NMOS晶体管312[x]或NMOS晶体管 322[x]或两者都将被导通，使得节点MB[x]变为Vss。
升压模块330[x]可以两个串联的P型金属氧化物半导体(PMOS)晶 体管332[x]以及334[x]来实现，其耦接于互补高电压电源供应(Vcc)以 及节点MB[x]之间。PMOS晶体管332[x]的栅极耦接至读取地址信号 RX[x]。 PMOS晶体管334[x]的栅极耦接至写入地址信号WX[x]。请注意， 若将信号WX[x]或信号RX[x]的连接互换并没有差异。当信号RX[x]或 WX[x]中其中一个或是两者同时被触发至逻辑高准位状态时，PMOS晶体 管332[x]或PMOS晶体管334[x]或两者将被关闭，将节点MB[x]从被升 压至Vcc的情形下释放。在如前述的情形下，NMOS晶体管312[x]或 NMOS晶体管322[x]或两者将使得节点MB[x]拉至Vss。接着，对应的 WL将被触发至逻辑高准位状态，且其它未选取的WL维持在逻辑低准位 状态。
图4A至图4D显示如图3所示的本发明第一实施例的操作时序图。 图4A显示读取以及写入都发生在单一周期内但是在不同WL上。在频率 (CLK)周期401内，在时间周期411以及414时，经由存取不同的WL， 读取地址RX[O]以及写入地址WX[n]两者分别被触发至逻辑高准位状态。 RX[O]用以在WL[O]上执行读取操作，WX[n]用以在WL[n]上执行写入操 作。请同时参照第图3以及图4A，被触发的RX[O]在时间周期411时导 通NMOS晶体管312
且关闭PMOS晶体管332
，使得在对应于时间 周期411的时间周期415时，节点MB[O]被降压至Vss，因此，在时间周 期417时，WL[O]被触发。类似地，被触发的WX[n]在时间周期414时导 通NMOS晶体管322[n]且关闭PMOS晶体管334[n]，使得在对应于时间 周期414的时间周期416时，节点MB[n]被降压至Vss，因此，对应于时
间周期416的时间周期418时，WL[n]被触发至逻辑高准位状态。
图4B显示读取以及写入都发生在单一周期内且在同一 WL上。在频 率(CLK)周期402内，在时间周期421以及423时，读取地址RX[O] 以及写入地址WX[O]两者分别被触发至逻辑高准位状态。RX[O]用以在 WL[O]上执行读取操作，WX[O]用以在WL[O]上执行写入操作。时间周期 423紧接在时间周期421之后，因此写入操作紧接在读取操作之后。请同 时参照图3以及图4B，被触发的RX[O]在时间周期421时导通NMOS晶 体管312
且关闭PMOS晶体管332
。接着，WX[O]在时间周期423 时导通NMOS晶体管322
且关闭PMOS晶体管334
。于是，节点 MB[O]在对应于时间周期421以及423的总和的时间周期425时被降压至 Vss。被降压的节点MB[O]因此在对应于时间周期425的时间周期427时 触发WL[O]至逻辑髙准位状态。
图4C显示只有读取发生在频率(CLK)周期403内，亦即在时间周 期431时，只有读取地址RX[O]被触发至逻辑高准位状态，以执行读取操 作。被触发的RX
导通NMOS晶体管312
且关闭PMOS晶体管332
， 因此节点MB[O]在对应于时间周期431的时间周期435时被降压至Vss。 被降压的节点MB[O]因此在对应于时间周期435的时间周期437时触发 WL[O]至逻辑高准位状态。
图4D显示只有写入发生在频率(CLK)周期404内，亦即在时间周 期444时，只有写入地址WX[n]被触发至逻辑高准位状态，以执行写入 操作。被触发的WX[n]导通NMOS晶体管322[n]且关闭PMOS晶体管 334[n]，因此节点MB[n]在对应于时间周期444的时间周期446时被降压 至Vss。被降压的节点MB[n]因此在对应于时间周期446的时间周期448 时触发WL[n]至逻辑高准位状态。
明显地，由于读取及写入操作在一个周期的两个非重叠时间周期执 行，写入操作以及读取操作彼此独立的。因此，写入以及读取两者可同 时发生在单一周期内，在同一地址或不同地址，或者写入以及读取可个 别地发生在不同的周期。
图5显示依据本发明第二实施例的假双端口内存模块500的另一读-写字符线驱动器的示意图。内存模块500以及内存模块300的差异在于字符线驱动器582[x]的结构以及读-写控制逻辑，其中x为介于0到n之 间的整数。字符线驱动器582[x]包括读取驱动器选取模块510[x]、写入 驱动器选取模块520[x]、升压模块530[x]以及反向驱动器540[x]。信号 WS以及RS由读-写控制模块290所产生，且同时耦接至读取驱动器选取 模块510[x]以及写入驱动器选取模块520[x]。请注意，信号WS耦接至 读取驱动器选取模块510[x]的一个输入端1，而信号WS耦接至写入驱动 器选取降压模块520[x]的一个输入端2。类似地，信号RS耦接至读取驱 动器选取模块510[x]的一个输入端2，而信号WS耦接至写入驱动器选取 模块520[x]的一个输入端1。 一个读取地址信号RX[x]耦接至读取驱动器 选取模块510[x]的一个输入端3。一个写入地址信号WX[x]耦接至写入驱 动器选取模块520[x]的一个输入端3。读取驱动器选取模块510[x]以及写 入驱动器选取模块520[x]两者的输出端耦接至节点MB[x],并当作反向 驱动器540[x]的输入端。信号WLP也由读-写控制模块290所产生，且 耦接至所有升压模块530
。升压模块530[x]耦接于Vcc以及节点 MB[x]之间。当信号WLP被触发时，升压模块530[x]可被关闭，使得节 点MB[x]停止被升压至Vcc。
参见图5，升压模块530[x]可简单地以PMOS晶体管532[x]来实现， 其具有源极耦接至Vcc、栅极耦接至信号WLP以及源极耦接至节点 MB[x]。当信号WLP被触发至逻辑高准位状态时，PMOS晶体管532[x] 将被关闭，且节点MB[x]将不再被升压至Vcc。接着，当读取驱动器选取 模块510[x]或写入驱动器选取模块520[x]或两者同时被触发至逻辑低准 位状态时，节点MB[x]将被降压至Vss，因此WL[x]将被触发至逻辑高准 位状态。
图6显示读取驱动器选取模块510[x]以及写入驱动器选取模块520[x] 以及的实作方式600的示意图。两个串接的PMOS晶体管610以及612 以及两个串接的NMOS晶体管620以及622串接于Vcc以及Vss之间。 PMOS晶体管610的源极以及栅极分别耦接至Vcc以及输入端1。 NMOS 晶体管622的源极以及栅极分别耦接至Vss以及输入端2。 PMOS晶体管 612以及NMOS晶体管620的栅极接在起且耦接至输入端3。PMOS晶体 管612以及NMOS晶体管620的源极接在起且耦接至输出端4。当利用
实作600来取代读取驱动器选取模块510[x]以及写入驱动器选取模块 520[x]时，实作600的输出入端的号码符合读取驱动器选取模块510[x] 以及写入驱动器选取模块520[x]的输出入端的号码。举例来说，实作600 的输出入端1符合读取驱动器选取模块510[x]的输出入端1以及写入驱 动器选取模块520[x]的输出入端1。
当读取驱动器选取模块510[x]以实作600加以实现时，模块510[x] 被设计成具有两种的输出， 一种为逻辑低准位状态，而另一种为高阻抗 (HIGH-Z)状态。为了使模块510[x]输出为逻辑低准位状态，信号RX[x] 以及RS必须被触发至逻辑高准位状态。经过设计，信号RS以及WS将 不会同时地被触发。为了使模块510[x]输出为高阻抗(HIGH-Z)状态， 信号RX[x]以及RS必须维持在逻辑低准位状态，且信号WS必须被触发 至逻辑高准位状态。类似地，当写入驱动器选取模块520[x]以实作600 加以实现时，模块520[x]被设计成具有两种的输出， 一种为逻辑低准位 状态，而另一种为高阻抗(HIGH-Z)状态。为了使模块520[x]输出为逻 辑低准位状态，信号WX[x]以及WS必须被触发至逻辑高准位状态，且 信号RS必须维持在逻辑低准位状态，如同前述的经过设计，信号RS以 及WS将不会同时地被触发。为了使模块520[x]输出为高阻抗(HIGH-Z) 状态，信号WX[x]以及WS必须维持在逻辑低准位状态，且信号RS必须 被触发至逻辑高准位状态。经过设计，当模块510[x]输出为逻辑高准位 状态时，模块520[x]的输出必须为高阻抗(HIGH-Z)状态，反之亦然， 以预防过度的活动电流流经模块510[x]以及模块520[x]之间。当未被寻 址到的WL[x]将被触发时，其对应的模块510[x]以及模块520[x]两者输出 都为逻辑低准位状态，并且升压模块530[x]维持将节点MB[x]升压，并 且借由将信号WS、 RS、 RX[x]、 WS[x]以及WLP送至逻辑低准位状态实 现。
图7A至图7D显示本发明第二实施例的操作时序图。此处读取驱动 器选取模块510[x]以及写入驱动器选取模块520[x]以如图6所示的实作 600加以取代。图7A显示读取以及写入都发生在单一周期内但是在不同 WL上。在频率(CLK)周期701内，在时间周期711以及714时，经由 存取不同的WL，读取地址RX[O]以及写入地址WX[n]两者分别被触发至
逻辑高准位状态。RX[O]用以在WL[O]上执行读取操作，WX[n]用以在 WL[n]上执行写入操作。频率周期711以及714为重叠。事实上，其可由 同信号所驱动。信号WLP于同时对应于时间周期711以及时间周期714 的时间周期715时被触发至逻辑高准位状态，或者时间周期711、 714以 及715可具有约略相同的长度。信号RS在用以读取的时间周期716时， 被触发至逻辑高准位状态，接着信号WS在时间周期717时，被触发至 逻辑高准位状态。经过设计，时间周期716以及717可不重叠。时间周 期716可上升较晚于时间周期711，且时间周期717可下降较早于时间周 期714。由于信号RX[O]、 RS以及WLP的触发，节点MB[O]在时间周期 718时被降压至逻辑低准位状态，并且字符线WL[O]在时间周期721时被 触发至逻辑高准位状态。时间周期718以及721皆对应于时间周期716。 由于信号WX[O]、 WS以及WLP的触发，节点MB[n]在时间周期719时 被降压至逻辑低准位状态，并且字符线WL[n]在时间周期722时被触发 至逻辑高准位状态。时间周期719以及722皆对应于时间周期717。
图7B显示读取以及写入都发生在单一周期内且在同一 WL上。在频 率(CLK)周期702内，在时间周期731以及733时，读取地址RX[O] 以及写入地址WX[O]两者分别被触发至逻辑高准位状态。RX[O]用以在 WL[O]上执行读取操作，WX[O]用以在WL[O]上执行写入操作。信号WLP 在时间周期735时被触发至逻辑高准位状态，其中时间周期735同时对 应于时间周期731以及733。类似于第7A图所示的例子，信号RS在时 间周期736时，被触发至逻辑高准位状态以对WL[O]执行读取操作，且 信号WS在时间周期737时，被触发至逻辑高准位状态以写入至WL[O]。 时间周期736后接着时间周期737，因此写入操作紧接在读取操作之后。 由于信号RS以及WS的触发，以及信号RX[O]、 WX[O]以及WLP，节点 MB[O]在时间周期738 (约为时间周期736以及时间周期737的总和)时 被降压至逻辑低准位状态，因此字符线WL[O]在对应于时间周期738的 时间周期741时被触发至逻辑高准位状态。
图7C显示只有读取发生在频率(CLK)周期703内，亦即在时间周 期751时，只有读取地址RX[O]被触发至逻辑高准位状态，以执行读取操 作。任何本领域的技术人员皆知，图7C所示的例子类似于图7A所示的
例子，差别在于只有信号RS在时间周期756时被触发至逻辑高准位状态。 信号WLP在时间周期755时被触发至逻辑高准位状态，只用来覆盖时间 周期756，亦即，信号WLP以及RS上升以及下降在约相同的时间。节 点MB[O]在时间周期758时被降压至逻辑低准位状态，因此字符线WL[O] 在时间周期761时被触发至逻辑高准位状态。其中，时间周期758以及 时间周期761皆对应于时间周期756。
图7D显示只有写入发生在频率(CLK)周期704内，亦即在时间周 期774时，只有写入地址WX[n]被触发至逻辑高准位状态，以执行写入 操作。任何本领域的技术人员皆知，图7D所示的例子类似于图7A所示 的例子，差别在于只有信号WS在时间周期777时被触发至逻辑高准位 状态。信号WLP在时间周期775时被触发至逻辑高准位状态以只覆盖时 间周期777，亦即，信号WLP以及WS上升以及下降在约相同的时间。 节点MB[n]在时间周期779时被降压至逻辑低准位状态，因此字符线 WL[n]在时间周期782时被触发至逻辑高准位状态。其中，时间周期779 以及时间周期782皆对应于时间周期777。
上述说明提供数种不同实施例或应用本发明的不同特性的实施例。 实例中的特定组件以及工艺用以帮助阐释本发明的主要精神及目的，当 然本发明不限于此。
因此，虽然本发明已以较佳实施例公开如上，然其并非用以限定本 发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做 些许更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者 为准。
权利要求
1.一种集成电路，其特征在于，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应；以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应，当该第一或该第二信号触发至既定逻辑状态时，该第一节点被降压至逻辑低准位状态。
2. 如权利要求1所述的集成电路，其特征在于，还包括既定数量的反向器，串接于该第一节点以及预期将被该集成电路所驱动的信号线之间。
3. 如权利要求1所述的集成电路，其特征在于，该第一以及该第二信 号译码的地址信号。
4. 如权利要求1所述的集成电路，其特征在于，该第一降压电路包括 至少一第一 N型金属氧化物半导体晶体管，其具有栅极耦接至该第一信 号、源极耦接至该Vss以及源极耦接至该第一节点。
5. 如权利要求4所述的集成电路，其特征在于，该既定逻辑状态为逻 辑高准位状态。
6. 如权利要求5所述的集成电路，其特征在于，该可控制的升压电路 包括第一以及第二串联的P型金属氧化物半导体晶体管，耦接于该第一 节点以及该互补高电压电源供应之间，该第一串联的P型金属氧化物半 导体晶体管的一栅极耦接至该第一信号，以及该第二串联的P型金属氧化物半导体晶体管的栅极耦接至该第二信号，当该第一或该第二信号触 发至逻辑高状态时，该第一节点将停止被升压至该互补高电压电源供应。
7. 如权利要求1所述的集成电路，其特征在于还包括 第三以及第四信号，耦接至该第一以及该第二降压电路；以及 第五信号，耦接至该可控制的升压电路，该可控制的升压电路包括至少一 P型金属氧化物半导体晶体管，其 具有源极以及源极耦接于该第一节点以及该互补高电压电源供应之间以 及栅极耦接至该第五信号；且该第一降压电路包括第一以及第二串联的P型金属氧化物半导体晶体管，耦接于该互补 高电压电源供应以及该第一节点之间，其中该第一串联的P型金属氧化 物半导体晶体管的一栅极耦接至该第一信号，以及该第二串联的P型金 属氧化物半导体晶体管的一栅极耦接至该第三信号；以及第一以及第二串联的N型金属氧化物半导体晶体管，耦接于该低电 压电源供应以及该第一节点之间，其中该第一串联的N型金属氧化物半导体晶体管的栅极耦接至该第一信号，以及该第二串联的N型金属氧化 物半导体晶体管的栅极耦接至该第四信号；且该第二降压电路包括第三以及第四串联的P型金属氧化物半导体晶体管，耦接于该互补 高电压电源供应以及该第一节点之间，该第三串联的P型金属氧化物半 导体晶体管的栅极耦接至该第二信号，以及该第四串联的P型金属氧化物半导体晶体管的栅极耦接至该第四信号；以及第三以及第四串联的N型金属氧化物半导体晶体管，耦接于该低电 压电源供应以及该第一节点之间，该第三串联的N型金属氧化物半导体 晶体管的栅极耦接至该第二信号，以及该第四串联的N型金属氧化物半 导体晶体管的栅极耦接至该第三信号。
8. 如权利要求7所述的集成电路，其特征在于，该第三以及该第四信 号触发在不同的时间。
9. 一种字符线驱动器，其特征在于，适用于假的双端口内存，该字符 线驱动器包括第一以及第二降压电路，分别地由第一以及第二译码的地址信号所 控制，且耦接于第一节点以及低电压电源供应之间；以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应， 当该第一或该第二信号触发至既定逻辑状态时，该第一节点被降压 至逻辑低准位状态。
10. —种字符线驱动器，其特征在于，适用于假的双端口内存，该字 符线驱动器包括第一以及第二降压电路，分别地由第一以及第二译码的地址信号所 控制，且耦接于第一节点以及低电压电源供应之间；可控制的升压电路，耦接于该第一节点以及互补高电压电源供应； 以及既定数量的反向器，串接于该第一节点以及预期将被该字符线驱动 器所驱动的字符线之间，当该第一或该第二信号触发至第一既定逻辑状态时，该字符线被触 发至第二既定逻辑状态。
全文摘要
本发明公开一种集成电路(IC)，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。
文档编号G11C8/08GK101183558SQ20071009670
公开日2008年5月21日 申请日期2007年4月6日 优先权日2006年11月15日
发明者吴经纬, 廖宏仁, 李政宏 申请人:台湾积体电路制造股份有限公司