专利名称：产生具有稳定周期的振荡信号的振荡器电路的制作方法
技术领域：
本发明一般涉及振荡器电路，尤其涉及响应于电容器的充电/放电操作而产生具有周期的信号的振荡器电路。
背景技术：
在使用存储电容器存储数据的DRAM中，需要进行再存储操作(即刷新操作)来保存存储在各单元中的信息。这种再存储操作包括通过连续激活字选择线来读取单元数据、利用读出放大器(sense amplifier)放大数据电压以及将放大的数据再存储到各单元。针对进行刷新操作的存储阵列或区块，以预定的刷新间隔周期性地进行刷新操作。一次刷新操作消耗的电流可表示如下。
IREF＝qREF·NREF/tREF这里，qRFF表示单次刷新操作(即，用于一条字线的一次激活的刷新操作)消耗的电荷量，NREF表示一个周期中(即，在一个刷新周期中)进行的刷新操作的次数(即，每个与一条字线的一次激活相对应的刷新操作的次数)，tREF表示刷新周期。
为了减少消耗电流IREF，需要在能够保持DRAM单元的数据的时间段内尽可能延长刷新周期tREF。然而，由于刷新周期tREF在不同电路之间存在差异，因此为了可靠地确保刷新周期tREF总是保持短于数据保持周期，应该确定刷新周期tREF以提供对上述差异加以考虑的余量(margin)。因此，为了通过尽可能延长刷新周期tREF来减少消耗电流IREF，需要抑制刷新周期tREF的差异，从而以精确的周期进行每次刷新操作。
当存储容量增加时，qREF·NREF变大，从而导致刷新操作所需的电流增加。响应于刷新周期tREE的差异，消耗电流IREF的变化量也会增加。在这种情况下，响应于刷新周期tREF的差异而产生的消耗电流IREF的变化不容忽视。因此，为了尽可能抑制电流消耗的增加，需要准确地设定刷新周期tREF。
在DRAM的自刷新模式下，响应于由DRAM中的振荡器产生的信号的周期，间隔地进行刷新操作，而不是响应于从外部源提供的刷新指令进行刷新操作。图1为示出上述振荡器的结构实例的示意图(专利文献1至4)。
图1所示的振荡器电路包括比较器11、恒流源12、电容器13、延迟电路14、PMOS晶体管15、NMOS晶体管16以及NAND门17。在无电荷聚集在电容器13(电容C)中的状态下，电容器13的电荷存储节点处的电位vosc低于参考电压vref。因此，比较器11的输出为高(HIGH)，从而导致振荡器电路的输出pulsex为HIGH，其中比较器11的反相输入连接到电容器13的电荷存储节点，比较器11的同相输入连接到参考电压vref。在这种状态下，启动信号startz变为HIGH。相应地，NAND门17地输出变为低(LOW)，由此使得NMOS晶体管16不导电。与此相应地，与恒流源12的电流量Icmp等量的电流流入电容器13，由此在电容器13中聚集电荷。
当电容器13的电荷存储节点的电位vosc超过参考电压vref时，比较器11的输出从HIGH变为LOW。随后，在由延迟电路14引起的延迟时间过去之后，振荡器的输出pulsex从HIGH变为LOW。与此相应地，NAND门17的输出变为HIGH以使NMOS晶体管16导电，从而电容器13放电而返回到无电荷聚集的初始状态。相应地，比较器11的输出返回到HIGH。
此外，在上述操作中，当振荡器的输出pulsex从HIGH变为LOW时，PMOS晶体管15变为可导电，由此将比较器11的输出设定为HIGH。这确保了振荡器的输出pulsex变为脉冲信号，该脉冲信号在相应于延迟电路14的延迟时间的预定周期内维持其LOW状态，而与比较器11的响应速度无关。
上述操作重复执行，使得图1所示的振荡器电路以恒定的时间间隔输出脉冲。所述脉冲的周期(间隔)在理论上为C·vref/Icmp。
由于电流源、电容、参考电压、比较器偏移等等的差异，因此由上述振荡器产生的周期往往也存在差异。因此，需要通过在包含上述振荡器的电路(例如DRAM)的测试步骤利用测试仪测量振荡器的振荡周期来调节振荡器的振荡周期为想要的周期(参见专利文献5)。预先进行配置，使得例如通过切断或保留完整的熔丝来调节电流源的电流量，从而可调节振荡周期。然后，基于对由测试仪测量的周期的检验，适当地切断熔丝以获得所需的周期。
当图1所示的振荡器电路以半导体器件来实施时，通常采用MOS晶体管作为电容器13。在这种情况下，MOS晶体管的栅极节点和源极/漏极节点之间的电容取决于MOS晶体管的阈值电压Vth。
图2为示出MOS晶体管的阈值电压Vth存在差异时MOS晶体管的电容特性的示意图。在图2中，水平轴表示栅极-源极电压Vgs，垂直轴表示MOS电容Cgg。如图2所示，当施加到栅极节点的电压(即栅极-源极电压Vgs)为低时，无沟道产生，从而电容Cgg为相对较小值。随着电压Vgs变为足够大，沟道产生。相应地，电容Cgg变为相对较大值，其与栅极长度和栅极膜宽度相关。
在图1所示的振荡器电路中，电容器13上的电压具有从0V到超过vref的电压范围。也就是说，当振荡器电路振荡时，电压Vgs在某一范围内改变，该范围包括使电容Cgg产生巨大突变的点，如图2所示。
对于MOS电容器的阈值电压Vth的差异，如图2中实线所示的相对于电压Vgs变化的电容变化最终(end up)也具有虚线所示的差异。也就是说，在阈值电压Vth相对较低的情况下，观察到在相对较低的电压Vgs处出现较大电容的电容特性21。此外，在阈值电压Vth相对较高的情况下观察到在相对较高的电压Vgs处出现较大电容的电容特性22。
结果，电容器13的电荷存储节点的电位vosc达到特定电位所需的电荷量最终改变，从而电容器13的电荷存储节点的电位vosc产生差异，如图3所示。在图2所示的电容特性21的情况下，周期变得相对较长，从而导致电压波形23。在图2所示的电容特性22的情况下，周期变得相对较短，从而导致电压波形24。
如上所述，响应于测试仪的测量对周期的调节在某种程度上可以抑制由于阈值电压Vth的差异引起的周期差异。由于调节范围受到限制，因此差异越小，结果会越好。此外，阈值电压Vth不仅随工艺而改变，而且随温度而改变。因此，周期也随温度而改变。为了调节这种由于温度变化引起的周期差异，需要提供多种调节手段以及测量多个测量点的温度。这会增加测量成本。
日本专利申请公开No.08-171795[专利文献2]日本专利申请公开No.11-168358[专利文献3]日本专利申请公开No.8-279733 日本专利申请公开No.10-289573[专利文献5]日本专利申请公开No.7-220473因此，需要能够产生具有预定周期的振荡信号的振荡器电路，该预定周期不受由于阈值电压Vth的差异引起的电容特性的差异影响。
发明内容
本发明的一般目的是提供一种充分消除了由于现有技术的局限或缺点引起的一个或多个问题的振荡器电路。
本发明的特征和优点将在以下说明书中阐明，其中一部分可从说明书和附图中明显得出，或者通过根据说明书中提供的教导实施本发明而获知。本发明的目的以及其它特征和优点可通过在说明书中为使得本领域的普通技术人员能够实施本发明而以完整、清楚、简明以及准确的方式特别指出的振荡器来实现和获得。
为根据本发明的目标实现这些和其它优点，本发明提供一种振荡器电路，其特征在于包括电容器；第一恒流源，电连接到该电容器的一端；第二恒流源，电连接到该电容器的该端；控制电路，连接到该电容器的该端、第一参考电位以及第二参考电位，以响应于该电容器的该端处的电位与所述第一和第二参考电位的比较在第一操作与第二操作之间切换，该第一操作用于通过将该第一恒流源电连接到该电容器的该端来对该电容器充电，该第二操作用于通过将该第二恒流源电连接到该电容器的该端来对该电容器放电；以及电路，配置为其输出信号响应于该第一操作与该第二操作之间切换的时刻出现信号转换。
在根据本发明至少一个实施例的振荡器电路中，设置用于对电容器充电/放电的两个恒流源，并且响应于电容器上的电压与第一和第二参考电位的比较控制电容器的充电/放电。进一步进行设置，使得电压范围(电容器的相反端上的电压随着充电/放电而改变)高于MOS晶体管的阈值电压。换句话说，将电压范围(电容器上的电压随着充电/放电操作而改变)设定为不包含MOS晶体管的阈值电压。通过这样设置，可以产生不受阈值电压Vth的差异影响的周期信号。
从以下结合附图的详细说明中，本发明的其它目的和其它特征将变得更为明显，其中图1为示出现有技术振荡器的结构实例的示意图；图2为示出当MOS晶体管的阈值电压存在差异时MOS晶体管的电容特性的示意图；图3为示出由于阈值电压的差异引起的电容器的电荷存储节点的电压差异的示意图。
图4为示出根据本发明的振荡器电路的第一实施例的电路结构的示意图；图5为示出电荷存储节点的电位、脉冲信号输出以及计数器输出的信号波形的示意图；图6为说明利用测试仪测量周期的结构的示意图；图7为说明利用测试仪测量振荡器电路的周期的方法的示意图；图8为示出根据本发明的振荡器电路的第二实施例的电路结构的示意图；图9为示出比较器的电路结构实例的示意图；图10为示出具反馈功能比较器的电路结构实例的示意图；图11为示出逻辑电路的输入/输出的真值表；图12为说明测量图8所示振荡器电路的周期的方法的示意图；图13为示出延迟电路的电路结构实例的示意图；以及图14为示出计数器的电路结构实例的示意图。
具体实施例方式
下面，参照附图描述本发明的实施例。
图4为示出根据本发明的振荡器电路的第一实施例的电路结构的示意图。该振荡器电路用于例如控制半导体存储器的刷新操作。图4所示的振荡器电路30包括比较器31、比较器32、恒流源33、恒流源34、电容器35、延迟电路36、计数器37、PMOS晶体管38和39、NMOS晶体管40至42、反相器43至45以及AND门46。
启动信号startz首先变为HIGH。相应地，NMOS晶体管42变为不导电，由此开始通过恒流源33(具有电流量Icmp)对电容器35充电，或者通过恒流源34(具有电流量Icmn)对电容器35放电。在初始状态下，假定在电容器35(电容C)中聚集预定电荷量，从而电容器35的电荷存储节点处的电位vosc低于参考电压vrefh且高于参考电压vrefl。电容器35的反节点连接到地电位。在这种状态下，比较器31的输出out1为HIGH，其中比较器31的反相输入连接到电容器35的电荷存储节点，比较器31的同相输入连接到参考电压vrefh。此外，比较器32的输出out2为LOW，其中比较器32的反相输入连接到电容器35的电荷存储节点，比较器32的同相输入连接到参考电压vrefl。此时，AND门46的两个输入均为HIGH，从而振荡器电路输出pulsex为HIGH。
在这种状态下，假定计数器37的输出sroscz为HIGH。因此，PMOS晶体管39和NMOS晶体管40分别为不导电和导电，从而出现从电容器35到恒流源34的放电。当响应于电容器35的电荷减少、电荷存储节点的电位vosc降低至低于参考电压vrefl时，比较器32的输出out2从LOW变为HIGH。结果，AND门46的输出从HIGH变为LOW，然后，在由延迟电路36引起的延迟时间过去之后，振荡器输出pulsex从HIGH变为LOW。
相应地，计数器37的输出sroscz变为LOW。然后，反相器45的输出从LOW变为HIGH，从而出现从比较器31的输出out1被箝位为HIGH的状态到比较器32的输出out2被箝位为LOW的状态的转换。相应地，AND门46的输出从LOW返回到HIGH。此时，计数器37的输出sroscz没有变化，保持为LOW。
由于计数器37的输出sroscz为LOW，因此，PMOS晶体管39和NMOS晶体管40分别为导电和不导电，从而出现从恒流源33到电容器35的充电。当响应于电容器35的电荷增加、电荷存储节点的电位vosc升高至高于参考电压vrefh时，比较器31的输出out1从HIGH变为LOW。结果，AND门46的输出从HIGH变为LOW，然后，在由延迟电路36引起的延迟时间过去之后，振荡器输出pulsex从HIGH变为LOW。
相应地，计数器37的输出sroscz变为HIGH。然后，反相器45的输出从HIGH变为LOW，从而出现从比较器32的输出out2被箝位为LOW的状态到比较器31的输出out1被箝位为HIGH的状态的转换。相应地，AND门46的输出从LOW返回到HIGH。此时，计数器37的输出sroscz没有变化，保持为HIGH。
当比较器31的输出out1被箝位为HIGH时，通过将激活信号sz设定为LOW，而将比较器31的操作挂起。当比较器32的输出out2被箝位为LOW时，通过将负逻辑的激活信号sx设定为HIGH，而将比较器32的操作挂起。
重复执行上述操作，使得电容器35的电荷存储节点的电位vosc在vrefl与vrefh之间重复地升高和下降，由此相应于上述重复操作而产生脉冲信号输出pulsex。图5为示出电荷存储节点的电位vosc、脉冲信号输出pulsex以及计数器37输出sroscz的信号波形的示意图。如图5所示，电容器35的电荷存储节点的电位vosc在计数器输出sroscz的HIGH周期内降低，并且在计数器输出sroscz的LOW周期内升高。当电位vosc在升高和降低之间切换时，相应于延迟电路36的延迟时间，脉冲信号输出pulsex变为LOW达预定持续时间。此LOW脉冲的周期tOSC在理论上为C·(vrefh-vrefl)·(1/Icmn+1/Icmp)。
电容器35的电荷存储节点的电位vosc在vrefl与vrefh之间(更准确地说，略低于vrefl的电位与略高于vrefh的电位之间)的电压范围内工作。因此，如果将参考电压Vrefl设定为高于电容器35的MOS晶体管的阈值电压Vth，则周期tOSC不受阈值电压Vth的差异影响。通过这种方式，本发明提供两个电流源用以对电容器充电和放电，并且进行配置，使得电压范围(其中在电容器的相反端上出现的电压随着充电/放电操作而改变)高于构成电容器的MOS晶体管的阈值电压。换句话说，将电压范围(其中电容器上的电压随着充电/放电操作而改变)设定为不包含构成电容器的MOS晶体管的阈值电压。也就是说，例如在图2中，进行设置，使得vrefl位于电容特性22的阈值电压Vth的右手侧。通过这样设置，可以产生不受阈值电压Vth的差异影响的周期信号。
下面，描述根据本发明的振荡器电路的第二实施例。即使构造出不受阈值电压Vth的差异影响的振荡器电路时，由于除了阈值电压Vth之外的因素，电容也不可避免地存在差异。此外，如上所述，电流源、参考电压、比较器偏移等等存在差异。因此，需要通过在包含上述振荡器的电路(例如DRAM)的测试步骤利用测试仪测量振荡器的振荡周期来将振荡器的振荡周期调节至所需的周期。预先进行配置，使得例如通过切断或保留完整的熔丝调节电流源的电流量，从而可调节振荡周期。然后，基于对由测试仪测量的周期的检验，适当地切断熔丝以获得所需的周期。
图6为说明利用测试仪测量周期的结构的示意图。如图6所示，测试仪43连接到半导体芯片40的焊盘41和42，该半导体芯片40可以是包括振荡器电路30的半导体存储器。焊盘41连接到输入用于控制振荡器电路30的激活和不激活的启动信号startz的节点，并且焊盘42连接到振荡器电路30的计数器37的输出sroscz。
图7为说明以图6所示的结构利用测试仪43测量振荡器电路30的周期的方法的示意图。测试仪43首先将从LOW变为HIGH的启动信号startz提供到焊盘41，由此在startz的LOW至HIGH转换时激活并开始振荡器电路30的操作。在初始状态下，电位vosc(即，电容器35的电荷存储节点处的电位)为零。当振荡器电路30开始操作时，电位vosc升高到vrefh，然后保持在vrefl与vrefh之间升高和降低。焊盘42处出现的输出sroscz随着电位vosc的变化而变化，如图7所示。
针对图7假定的配置为电位vosc在输出sroscz的HIGH期间升高，并在输出sroscz的LOW期间降低，这在输出sroscz与电位vosc之间的关系方面不同于图5所示的结构。这是关于定义图4所示电路中的哪个信号表示为sroscz的简单问题。如果反相器45的输出表示为sroscz，则获得图7所示的输出sroscz与电位vosc之间的关系。
如从图7可知，在开始振荡器电路30的操作时电位vosc开始从零升高，从而第一周期tOSC1具有与随后稳定状态下出现的周期tOSC不同的长度。测试仪43通过测量参考点与输出sroscz的变化时刻之间的时间长度来测量输出sroscz的变化时刻(例如，第一升高时刻)，其中将启动信号startz从LOW变为HIGH的时刻用作参考点。因此，如果第一周期tOSC1不同于稳定状态下的周期，则不能进行准确的周期测量。因此，优选使第一周期等于稳定状态周期tOSC，以在不修改测试仪43的结构并且不使用复杂的控制操作的情况下进行准确的周期测量。
图8为示出根据本发明的振荡器电路的第二实施例的电路结构的示意图。在图8中，与图4所示的相同的元件用相同的标号表示，并且省略其说明。
图8所示的振荡器电路30A包括比较器31、恒流源33、恒流源34、电容器35、延迟电路36、计数器37、PMOS晶体管38和39、NMOS晶体管40和42、AND门46、具反馈功能比较器50以及逻辑电路51。与图4所示的振荡器电路30相比，设置具有反馈功能比较器50来代替比较器32，并且设置逻辑电路51代替反相器43至45。具反馈功能比较器50在开始操作时利用比较器进行反馈控制，以将电位vosc设定为参考电压vrefl。逻辑电路51用于产生用于控制各种部件的控制信号a1至a5。
图9为示出比较器31的电路结构实例的示意图。如图9所示，通过使用差分放大器来实现比较器31，包括PMOS晶体管61和62、NMOS晶体管63至65以及恒流源66。通过信号sz来导通和关断NMOS晶体管65，以控制比较器31的激活/不激活。
图10为示出具反馈功能比较器50的电路结构实例的示意图。图10所示的具反馈功能比较器50通过利用差分放大器用于提供比较功能和反馈控制功能，并且包括恒流源71、PMOS晶体管72至78、NMOS晶体管79和87、反相器88已以及NOR门89。由恒流源71、PMOS晶体管72至74以及NMOS晶体管79和80构成的部分为用于比较电位vosc与参考电压vrefl的差分放大器。从NMOS晶体管82(其栅极连接到节点n2)起延伸、经过NMOS晶体管83、到达PMOS晶体管74的栅极的路径用作设定电位vosc的反馈路径。
图11为示出逻辑电路51的输入/输出的真值表。根据该真值表，逻辑电路51产生控制信号a1至a5，以在开始操作时进行将电位vosc设定为参考电压vrefl的操作以及在稳定操作时进行升高和降低电位vosc的操作。
首先描述在开始操作时进行将电位vosc设定为参考电压vrefl的操作。为了将电位vosc设定为参考电压vrefl，在将启动信号startz变为HIGH之前，将启动信号startz和准备信号readyz分别设定为LOW和HIGH。在这种状态下，如图11的真值表所示，逻辑电路51将控制信号a3和a4分别设定为LOW和HIGH。
在将图10所示的控制信号a3和a4分别设定为LOW和HIGH时，电路将以如下方式操作。由于将控制信号a4设定为HIGH，因此，由PMOS晶体管77和NMOS晶体管87构成的开关sw1变为不导电，并且由PMOS晶体管78和NMOS晶体管86构成的开关sw2变为导电。因此，节点n1连接到节点n3，并且节点n2用作差分放大器的输出节点。此时，参考电压vrefl位于反相输入侧，而电位vosc位于同相输入侧。由于在这种情况下NMOS晶体管83导电，因此建立反馈路径，其将PMOS晶体管74的栅极用作输入节点，将节点n2用作输出节点。当输入节点处的电位vosc升高时，由于差分放大器的操作而使节点n2处的电位升高，从而导致NMOS晶体管82的导电性提高。NMOS晶体管82的导电性提高用于降低电位vosc。通过上述反馈控制，可将电位vosc调节为等于参考电压vrefl。由于此时控制信号a3为LOW，因此PMOS晶体管76变为导电，由此将具反馈功能比较器50的输出out2箝位为HIGH。
通过上述反馈控制，将电位vosc调节为等于参考电压vrefl。因此，当启动信号startz变为HIGH以开始振荡器电路30A的操作时，产生的信号具有等于周期tOSC的第一周期。
图12为说明测量图8所示振荡器电路30A的周期的方法的示意图。测试仪43连接到半导体芯片的三个焊盘，该半导体芯片包括振荡器电路30。三个焊盘为用于输入准备信号readyz的焊盘、用于输入启动信号startz的焊盘以及用于输出输出信号sroscz的焊盘。测试仪43将为LOW的启动信号startz和为HIGH的准备信号提供至各个焊盘。相应地，振荡器电路30A进行上述反馈控制，使得电位vosc(即，电容器35的电荷存储节点的电位)从零升高到vrefl，如图12所示。
之后，当启动信号startz从LOW变为HIGH时，振荡器电路30A开始振荡，使得从其初始电位vrefl开始的电位vosc保持在vrefl与vrefh之间升高和降低。输出sroscz随着电位vosc的变化而变化，如图12所示。
如图12所示，在开始振荡器电路30的操作时电位vosc开始从vrefl升高，从而第一周期tOSC1具有与随后稳定状态下出现的周期tOSC相同的长度。测试仪通过测量参考点与输出sroscz的变化时刻之间的时间长度来测量输出sroscz的变化时刻(例如，第一升高时刻)，其中将启动信号startz从LOW变为HIGH的时刻用作参考点。在第二实施例的振荡器电路30A中，由于第一周期tOSC1等于稳定状态下的周期，因此能够进行正确的周期测量。
下面，详细描述在将启动信号startz设定为HIGH之后振荡器电路30A的振荡操作。在将启动信号startz设定为HIGH时，逻辑电路51将控制信号a4设定为LOW，如图11的真值表所示。
由于将图10所示的控制信号a4设定为LOW，因此由PMOS晶体管77和NMOS晶体管87构成的开关sw1变为导电，而由PMOS晶体管78和NMOS晶体管86构成的开关sw2变为不导电。因此，节点n2连接到节点n3，并且节点n1用作差分放大器的输出节点。此时，参考电压vrefl位于同相输入侧，而电位vosc位于反相输入侧。节点n1处的电位、即差分放大器的输出被PMOS晶体管75和NMOS晶体管85反相，从而作为比较器50的反相输出out2而输出。因此，图10所示的反相输出out2变为在逻辑上等于在图4所示的第一实施例中将out2反相的反相器44的输出。当控制信号a3为HIGH时图10所示的反相输出out2变为有效，并且在控制信号a3为LOW时被箝位为HIGH。
参照图8，现在假定电路处于电容器35的电荷存储节点的电位vosc低于参考电压vrefh且高于参考电压vrefl的状态。在这种状态下，比较器31的输出out1为HIGH，其中比较器31的反相输入连接到电容器35的电荷存储节点，比较器31的同相输入连接到参考电压vrefh。此外，比较器50的反相输出out2为HIGH，其中比较器50的反相输入连接到电容器35的电荷存储节点，比较器50的同相输入连接到参考电压vrefl。此时，AND门46的两个输入均为HIGH，从而振荡器电路脉冲输出pulsex为HIGH。
在这种状态下，假定计数器37的输出sroscz为LOW。由于启动信号startz为HIGH且计数器输出sroscz为LOW，因此逻辑电路51将控制信号a2和a3设定为HIGH，如图11的真值表所示。因此，PMOS晶体管39和NMOS晶体管40分别为不导电和导电，从而出现从电容器35到恒流源34的放电。当响应于电容器35的电荷减少、电荷存储节点的电位vosc降低至低于参考电压vrefl时，比较器50的反相输出out2从HIGH变为LOW。因此，AND门46的输出从HIGH变为LOW，然后，在由延迟电路36引起的延迟时间过去之后，振荡器输出pulsex从HIGH变为LOW。
相应地，计数器37的输出sroscz变为HIGH。如图11的真值表所示，控制信号a1从LOW变为HIGH，从而出现从比较器31的输出out1被箝位为HIGH的状态到不被箝位的状态的转换。此外，控制信号a3从HIGH变为LOW，从而出现从比较器50的反相输出out2不被箝位的状态到被箝位为HIGH的状态的转换。相应地，AND门46的输出从LOW返回到HIGH。此时，计数器37的输出sroscz没有变化，保持为HIGH。
由于计数器37的输出sroscz为HIGH，因此逻辑电路51将控制信号a2和a3设定为LOW，如图11的真值表所示。因此，PMOS晶体管39和NMOS晶体管40分别为导电和不导电，从而出现从恒流源33到电容器35的充电。当响应于电容器35的电荷增加、电荷存储节点的电位vosc升高至高于参考电压vrefh时，比较器31的输出out1从HIGH变为LOW。结果，AND门46的输出从HIGH变为LOW，然后，在由延迟电路36引起的延迟时间过去之后，振荡器输出pulsex从HIGH变为LOW。
相应地，计数器37的输出sroscz变为LOW。如图11的真值表所示，控制信号a1从HIGH变为LOW，从而出现从比较器31的输出out1不被箝位的状态到被箝位为HIGH的状态的转换。此外，控制信号a3从LOW变为HIGH，从而出现从比较器50的反相输出out2被箝位为HIGH的状态到不被箝位的状态的转换。相应地，AND门46的输出从LOW返回到HIGH。此时，计数器37的输出sroscz没有变化，保持为LOW。
当比较器31的输出out1被箝位为HIGH时，通过将激活信号sz设定为LOW，而将比较器31的操作挂起。在反相输出out2被箝位为HIGH的周期内，由于控制信号a3和a4都为LOW，因此通过响应于NOR门89的HIGH输出而出现PMOS晶体管72的不导电状态，从而将比较器50的操作挂起。
重复执行上述操作，使得电容器35的电荷存储节点的电位vosc在vrefl与vrefh之间重复地升高和下降，由此相应于上述重复操作而产生脉冲信号输出pulsex。此脉冲的周期tOSC在理论上为C·(vrefh-vrefl)·(1/Icmn+1/Icmp)。
电容器35的电荷存储节点的电位vosc在vrefl与vrefh之间(更准确地说，略低于vrefl的电位与略高于vrefh的电位之间)的电压范围内运转。因此，如果将参考电压Vrefl设定为高于电容器35的MOS晶体管的阈值电压Vth，则周期tOSC不受阈值电压Vth的差异影响。
在上述第一和第二实施例中，预定偏置电压施加到其栅极节点的NMOS或PMOS晶体管被用作电流源(即，恒流源33、34、66、71等等)。此外，将延迟电路36作为通过交替连接反相器和电容器而制成的电路来实现。
图13为示出延迟电路36的电路结构实例的示意图。图13所示的延迟电路36包括反相器91和92以及电容器93和94。反相器91和92的输出分别连接到电容器93和94。电容器的电容和反相器的驱动功率(输出电流量)被适当地调节，由此提供具有所需延迟时间的延迟电路。
图14为示出计数器37的电路结构实例的示意图。图14所示的计数器为对脉冲信号进行分频的分频器电路，并且包括NAND门101和102、NOR门103、反相器104至108、PMOS晶体管109和110以及NMOS晶体管111和112。
当启动信号startz为LOW时，NOR门103的输出固定为LOW，使得输出sroscz被固定为HIGH。当启动信号startz为HIGH时，NAND门101和102以及NOR门103均用作反相器。NAND门101和反相器106构成第一锁存器(latch)，NOR门103和反相器107构成第二锁存器。PMOS晶体管109和NMOS晶体管111共同构成第一传输门，PMOS晶体管110和NMOS晶体管112共同构成第二传输门。
假定在初始状态下输出sroscz为HIGH。第一传输门处于打开状态，从而当启动信号startz为HIGH且脉冲信号pulsex为HIGH时，将输出scroscz的HIGH电平存储在第一锁存器中。在这种状态下，第二传输门处于关闭状态。
当在启动信号startz为HIGH的同时脉冲信号pulsex变为LOW时，第二传输门打开，由此使得存储HIGH的第一锁存器的LOW输出存储在第二锁存器中。当第二锁存器存储LOW时，产生LOW输出作为输出sroscz。
当脉冲信号pulsex返回到HIGH时，第一传输门被设置在打开状态，从而将输出sroscz的LOW电平存储在第一锁存器。在这种状态下，第二传输门处于关闭状态。
之后，当脉冲信号pulsex变为LOW时，第二传输门打开，由此使得存储LOW的第一锁存器的HIGH输出存储在第二锁存器。当第二锁存器存储HIGH时，产生HIGH输出作为输出sroscz。
通过这种方式，每次脉冲信号pulsex变为LOW时，输出scroscz从HIGH变为LOW或者从LOW变为HIGH。通过这种设置，产生响应于脉冲信号pulsex的计数器输出sroscz，如图5所示。
此外，本发明不限于这些实施例，在不脱离本发明范围的情况下可以进行多种变化和修改。
权利要求
1.一种振荡器电路，其特征在于包括电容器；第一恒流源，电连接到所述电容器的一端；第二恒流源，电连接到所述电容器的所述端；控制电路，连接到该电容器的所述端、第一参考电位以及第二参考电位，以响应于所述电容器的所述端处的电位与所述第一和第二参考电位的比较在第一操作与第二操作之间切换，所述第一操作用于通过将所述第一恒流源电连接到所述电容器的所述端来对所述电容器充电，所述第二操作用于通过将所述第二恒流源电连接到所述电容器的所述端来对所述电容器放电；以及电路，配置为其输出信号响应于所述第一操作与所述第二操作之间切换的时刻出现信号转换。
2.根据权利要求1所述的振荡器电路，其中所述电容器为MOS晶体管。
3.根据权利要求2所述的振荡器电路，其中所述第一和第二参考电位为使得所述MOS晶体管的阈值电压不位于所述第一和第二参考电位之间。
4.根据权利要求1所述的振荡器电路，其中所述控制电路配置为响应于所述电容器的所述端处的电位与所述第一参考电位的比较，从所述第一操作切换到所述第二操作，以及响应于所述电容器的所述端处的电位与所述第二参考电位的比较，从所述第二操作切换到所述第一操作。
5.根据权利要求4所述的振荡器电路，其中所述控制电路包括第一比较器，配置为将所述电容器的所述端处的电位与所述第一参考电位相比较；第二比较器，配置为将所述电容器的所述端处的电位与所述第二参考电位相比较；第一开关，配置为将所述电容器的所述端连接到所述第一恒流源；第二开关，配置为将所述电容器的所述端连接到所述第二恒流源；以及逻辑电路，配置为响应于所述第一和第二比较器的输出，控制所述第一和第二开关的打开/关闭。
6.根据权利要求5所述的振荡器电路，其中所述控制电路配置为控制所述第一和第二比较器，在第一操作中将所述第一比较器和所述第二比较器分别设置在激活状态和不激活状态，在第二操作中将所述第一比较器和所述第二比较器分别设置在不激活状态和激活状态。
7.根据权利要求4所述的振荡器电路，其中所述控制电路配置为从外部源接收预定信号，并且响应于所述预定信号到确定状态的变化而开始所述第一操作和所述第二操作，并且配置为能够在既不进行所述第一操作也不进行所述第二操作的状态下将所述电容器的所述端处的电位设定为等于所述第二参考电位。
8.根据权利要求7所述的振荡器电路，其中所述控制电路包括第一比较器，其输入节点连接到所述电容器的所述端和所述第一参考电位；第二比较器，其输入节点连接到所述电容器的所述端和所述第二参考电位；第一开关，配置为将所述电容器的所述端连接到所述第一恒流源；第二开关，配置为将所述电容器的所述端连接到所述第二恒流源；逻辑电路，配置为响应于所述第一和第二比较器的输出，控制所述第一和第二开关的打开/关闭；以及反馈路径，配置为响应于所述第二比较器的输出调节所述电容器的所述端处的电位，所述第二比较器的所述输入节点之一连接到所述电容器的所述端。
9.根据权利要求8所述的振荡器电路，其中所述第二比较器的所述输入节点为第一输入节点和第二输入节点，并且所述第二比较器配置为能够在第一状态与第二状态之间切换，在所述第一状态下所述第一输入节点和所述第二输入节点分别用作反相输入节点和同相输入节点，在所述第二状态下所述第一输入节点和所述第二输入节点分别用作同相输入节点和反相输入节点。
10.一种半导体存储器，其特征在于包括权利要求1所述的振荡器电路。
全文摘要
一种振荡器电路，包括电容器；第一恒流源，电连接到该电容器的一端；第二恒流源，电连接到该电容器的该端；控制电路，连接到该电容器的该端、第一参考电位以及第二参考电位，以响应于该电容器的该端处的电位与所述第一和第二参考电位的比较在第一操作与第二操作之间切换，该第一操作用于通过将该第一恒流源电连接到该电容器的该端来对该电容器充电，该第二操作用于通过将该第二恒流源电连接到该电容器的该端来对该电容器放电；以及电路，配置为其输出信号响应于该第一操作与该第二操作之间切换的时刻出现信号转换。
文档编号G11C11/406GK101079616SQ200710103960
公开日2007年11月28日 申请日期2007年5月17日 优先权日2006年5月17日
发明者竹内淳 申请人:富士通株式会社