移位寄存器的制作方法

专利名称：移位寄存器的制作方法
技术领域：
本发明涉及移位寄存器，尤其涉及适用于显示装置、摄像装置的驱动电路等的移
位寄存器。
背景技术：
有源矩阵型的显示装置以行为单位选择配置成二维形状的像素电路，并向所选择 的像素电路写入对应于显示数据的电压，由此显示图像。为了以行为单位选择像素电路，采 用基于时钟信号将输出信号依次移位的移位寄存器作为扫描信号线驱动电路。另外，在进 行点顺序驱动的显示装置中，在数据信号线驱动电路的内部设置有同样的移位寄存器。
液晶显示装置等往往采用用于形成像素电路内的TFT(薄膜晶体管(Thin Film Transistor))的制造工艺，来将像素电路的驱动电路与像素电路形成为一体。在此情况下， 为了降低制造成本，最好是用与TFT相同导电型的晶体管形成包含移位寄存器在内的驱动 电路。另外，若增加提供给移位寄存器的时钟信号的数量，则块布线用的布局面积、功耗等 增加。由这样的背景可知，需要采用同一导电型的晶体管来构成基于两相时钟信号而工作 的移位寄存器。 在由N沟道型晶体管构成的移位寄存器中，为了将时钟信号以原有的电压电平输 出，使用图33所示的自举电路。在图33所示的电路中，若输入信号IN为高电平，则节点N1 被预充电至电位(VDD-Vth)(其中，VDD为电源电压，Vth为晶体管Tl的阈值电压)，晶体 管T2变为导通状态。之后，若输入信号IN为低电平，则节点Nl变为浮置状态，而晶体管T2 保持导通状态。 在此状态下，若时钟信号CK从低电平变为高电平，则由于设置于晶体管T2的栅极 端子与源极端子之间的电容C1的作用，节点N1的电位变得比VDD还高(自举效果)。因 此，最大电压为VDD的时钟信号CK无电压降地通过晶体管T2，从而时钟信号CK从输出端子 OUT以原有的电压电平输出。 为了用图33所示的电路构成用于显示装置等的移位寄存器，需要添加使节点N1 放电的功能和将输出信号OUT下拉的功能。关于这点，一直以来已知有以下的技术。专利 文献1中记载有以下技术即，如图34所示，利用晶体管Qll，基于后级电路的输出信号使 节点Nl放电，利用晶体管Q12，基于时钟信号CK2将输出信号OUT下拉。专利文献2中记载 有以下技术即，如图35所示，基于后级电路的输出信号CT，利用晶体管Q21使节点N1放 电，并且利用晶体管Q22、Q23将输出信号OUT下拉。
专利文献1 :日本专利特开2001-273785号公报
专利文献2 :日本专利特开2002-258819号公报

发明内容
然而，在图34所示的电路中，由于在时钟信号CK2为低电平的期间内输出端子 0UTi处于浮置状态，所以输出信号0UTi中混入的噪声的影响有时会导致移位寄存器误动作。在图35所示的电路中，为了防止节点N2处于浮置状态，设置有上拉用的晶体管Q24。
然而，此电路中，在输入信号IN为高电平时贯通电流经由晶体管Q24、Q25而流过，在输出信
号OUT为高电平时贯通电流经由晶体管Q24、 Q26而流过，所以增大了功耗。 因此，本发明的目的在于，提供一种能不流过贯通电流而通常将输出信号固定为
预定电平的低功耗的移位寄存器。 本发明的第一方面是一种移位寄存器，该移位寄存器具有将同一导电型的晶体管 所构成的单元电路级联连接的结构，且基于导通电平期间不重叠的两相的时钟信号工作，
所述单元电路包括 输出控制晶体管，向该输出控制晶体管的一侧导通端子提供一个时钟信号，该输 出控制晶体管的另一侧导通端子与输出端子连接； 预充电电路，该预充电电路在输入信号为导通电平的期间内，向所述输出控制晶 体管的控制端子提供导通电压； 复位信号生成电路，该复位信号生成电路利用所述两相的时钟信号，生成通常为 导通电平的复位信号，在所述输入信号为导通电平时使所述复位信号变为截止电平；以及
放电电路，该放电电路在所述复位信号为导通电平的期间内，向所述输出控制晶 体管的控制端子提供截止电压。 本发明的第二方面是在本发明的第一方面中， 所述单元电路还包括输出复位电路，该输出复位电路在所述复位信号为导通电平 的期间内，向所述输出端子提供截止电压。 本发明的第三方面的特征在于，在本发明的第一方面中，
所述复位信号生成电路包括 第一晶体管，向该第一晶体管的控制端子提供一个时钟信号，向该第一晶体管的 一侧导通端子提供导通电压； 第二晶体管，向该第二晶体管的控制端子提供另一时钟信号，该第二晶体管的一 侧导通端子与所述第一晶体管的另一侧导通端子连接；以及 第三晶体管，向该第三晶体管的控制端子提供所述输入信号，该第三晶体管的一 侧导通端子与所述第二晶体管的另一侧导通端子连接，向该第三晶体管的另一侧导通端子 提供截止电压， 从所述第二及第三晶体管的连接点输出所述复位信号。
本发明的第四方面是在本发明的第一方面中， 所述单元电路还包括初始化电路，该初始化电路根据初始化信号将所述复位信号 固定为导通电平。 本发明的第五方面的特征在于，在本发明的第一方面中， 所述单元电路还包括新增输出控制晶体管，该新增输出控制晶体管的控制端子和 一侧导通端子的连接与所述输出控制晶体管的相同，该新增输出控制晶体管的另一侧导通 端子与新增输出端子连接， 将来自所述输出端子的输出信号输出到外部，将来自所述新增输出端子的输出信 号提供给后级的单元电路。 本发明的第六方面是在本发明的第五方面中，
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所述单元电路还包括新增输出复位电路，该新增输出复位电路在所述复位信号为
导通电平的期间内，向所述新增输出端子提供截止电压。
本发明的第七方面是一种显示装置，该显示装置包括 配置成二维形状的多个像素电路；以及 包含本发明的第一 第六方面中的任一方面所述的移位寄存器的驱动电路。
根据本发明的第一方面，能够利用导通电平期间不重叠的两相的时钟信号，不流 过贯通电流而生成导通电平的复位信号，并利用此信号向输出控制晶体管的控制端子提供 截止电压。因而，能够不流过贯通电流而低功耗地通常将输出信号固定为预定电平。
根据本发明的第二方面，能够利用向输出控制晶体管的控制端子提供截止电压时 所用的复位信号，来向输出端子提供截止电压。因而，能够不流过贯通电流而低功耗地将输 出信号固定为截止电平。 根据本发明的第三方面，能够利用少数的晶体管，生成通常为导通电平但在输入 信号为导通电平时变为截止电平的复位信号。 根据本发明的第四方面，能够在初始化时从外部提供初始化信号来使复位信号为 导通电平，使所有的输出信号为截止电平。 根据本发明的第五方面，能够将从单元电路输出到外部的输出信号与后级单元电 路的输入信号分离输出，从而防止移位寄存器的误动作。 根据本发明的第六方面，能够利用向输出控制晶体管的控制端子提供截止电压时 所用的复位信号，来向新增输出端子提供截止电压。因而，能够不流过贯通电流而低功耗地 将新增输出信号固定为截止电平。 根据本发明的第七方面，能够利用包含低功耗的移位寄存器的驱动电路来获得低 功耗的显示装置。


图1是表示本发明第一实施方式的移位寄存器的结构的框图。 图2是图1所示的移位寄存器所包含的单元电路的电路图。 图3是图1所示的移位寄存器的时序图。 图4是表示具有图1所示的移位寄存器的液晶显示装置的结构的框图。 图5是表示具有图1所示的移位寄存器的其它液晶显示装置的结构的框图。 图6是图1所示的移位寄存器初始化时的时序图。 图7是表示本发明第二实施方式的移位寄存器的结构的框图。 图8是图7所示的移位寄存器所包含的单元电路的电路图。 图9是表示本发明第三实施方式的移位寄存器的结构的框图。 图10是图9所示的移位寄存器所包含的单元电路的电路图。 图11是图9所示的移位寄存器的时序图。 图12是图9所示的移位寄存器所包含的其它初始化电路的电路图。 图13是本发明第四实施方式的移位寄存器所包含的单元电路的电路图。 图14是本发明第五实施方式的移位寄存器的结构的框图。 图15是图14所示的移位寄存器所包含的单元电路的电路图。
图16是表示本发明第六实施方式的移位寄存器的结构的框图。 图17是图16所示的移位寄存器所包含的单元电路的电路图。 图18是图16所示的移位寄存器的时序图。 图19是表示本发明第七实施方式的移位寄存器的结构的框图。 图20是图19所示的移位寄存器所包含的单元电路的电路图。 图21是图19所示的移位寄存器的时序图。 图22是表示本发明第八实施方式的移位寄存器的结构的框图。 图23是图22所示的移位寄存器所包含的单元电路的电路图。 图24是图22所示的移位寄存器的时序图。 图25是本发明第一变形例的移位寄存器所包含的预充电电路的电路图。 图26是本发明第一变形例的移位寄存器所包含的其它预充电电路的电路图。 图27是本发明第二变形例的移位寄存器所包含的单元电路的电路图。 图28是本发明第三变形例的移位寄存器所包含的单元电路的电路图。 图29是本发明第三变形例的移位寄存器的时序图。 图30是表示本发明第四变形例的移位寄存器的结构的框图。 图31是本发明第五变形例的移位寄存器所包含的单元电路的电路图。 图32是本发明第五变形例的移位寄存器的时序图。 图33是移位寄存器所包含的自举电路的电路图。 图34是表示现有的移位寄存器的结构的电路图。 图35是表示现有的其它移位寄存器的结构的电路图。 标号说明 10、20、30、50、60、70、80、90…移位寄存器 11、17、18、19、21、31、41、51、61、71、81…单元电路 12…复位信号生成电路 13、15、16…预充电电路 22…扫描方向切换电路 32、33…初始化电路 82…缓冲器 110、120…液晶显示装置 111、121…像素阵列 112、122…显示控制电路 113、123…扫描信号线驱动电路 114、124…数据信号线驱动电路 125…采样开关
具体实施例方式(第一实施方式) 图1是表示本发明第一实施方式的移位寄存器的结构的框图。图1所示的移位寄 存器10采用将n个(n为2以上的整数)单元电路ll级联连接的结构。单元电路ll具有
6时钟端子CK、 CKB、输入端子IN及输出端子OUT。以下，将经由各端子输入输出的信号以与 该端子相同的名称称呼(例如，将经由时钟端子CK输入的信号称为时钟信号CK)。
从外部向移位寄存器10提供起始脉冲ST和两相的时钟信号CK1、CK2。将起始脉 冲ST提供给第一级单元电路11的输入端子IN。将时钟信号CK1提供给奇数级单元电路 11的时钟端子CK和偶数级单元电路11的时钟端子CKB。将时钟信号CK2提供给奇数级单 元电路11的时钟端子CKB和偶数级单元电路11的时钟端子CK。将单元电路11的输出信 号OUT作为输出信号SR0UT1 SROUTn输出到外部，并且提供给后级电位电路11的输入端 子IN。 图2是移位寄存器10所包含的单元电路11的电路图。如图2所示，单元电路11 由同一导电型的晶体管构成，包含七个N沟道型晶体管T1 T7和三个电容C1 C3。以 下，将提供给栅极端子后使得晶体管为导通状态的电压(信号的电平)称为导通电压(导 通电平)，将提供给栅极端子后使得晶体管为截止状态的电压(信号的电平)称为截止电 压(截止电平)。对于N沟道型晶体管，高电压为导通电压(高电平为导通电平)，低电压 为截止电压(低电平为截止电平)，P沟道型晶体管则相反。 向晶体管T1的漏极端子提供电源电压VDD，其栅极端子与输入端子IN连接。晶体 管Tl的源极端子与晶体管T2的栅极端子和晶体管T4的漏极端子连接。以下，将此连接点 称为节点N1。晶体管T2的漏极端子与时钟端子CK连接，源极端子与输出端子OUT和晶体 管T3的漏级端子连接。晶体管T3、 T4的源极端子接地。 向晶体管T5的漏极端子提供电源电压VDD，晶体管T5的源极端子与晶体管T6的 漏极端子连接。晶体管T6的源极端子与晶体管T7的漏极端子连接，晶体管T7的源极端子 接地。晶体管T5 T7的栅极端子分别与时钟端子CK、CKB及输入端子IN连接。晶体管 T6、T7的连接点也与晶体管T3、T4的栅极端子连接。以下，将此连接点称为节点N2，将晶体 管T5、 T6的连接点称为节点N3。 电容Cl C3由电容元件构成。电容Cl设置于晶体管T2的栅极端子和源极端子 之间，电容C2设置于节点N3与接地之间，电容C3设置于节点N2与接地之间。电容Cl起 自举电容的作用，电容C2、C3起电荷泵电容的作用。以下，假设电容C2、C3的电容值相等。
在单元电路11中，晶体管T5 T7和电容C2、C3形成复位信号生成电路12，晶体 管Tl T4分别起预充电电路13、输出控制晶体管、输出复位电路、放电电路的作用。晶体 管T2根据栅极端子电位，对是否将时钟信号CK从输出端子OUT输出进行切换。晶体管Tl 在输入信号IN为高电平的期间内，向节点N1(晶体管T2的栅极端子)提供高电压。复位 信号生成电路12生成通常为高电平但在输入信号IN为高电平时变为低电平的复位信号。 晶体管T4在复位信号为高电平的期间内，向节点Nl提供低电压。晶体管T3在复位信号为 高电平的期间内，向输出端子OUT提供低电压。 图3是移位寄存器10的时序图。图3中，期间t0 tn+l相当于一行的时间(一 个水平期间)，各期间分为前半段和后半段。起始脉冲ST在期间t0的前半段为高电平，时 钟信号CK1在期间to (o为奇数；以下称为奇数期间)的前半段为高电平，时钟信号CK2在 te(e为偶数；以下称为偶数期间)的前半段为高电平。在除此以外的期间里，上述三个信号 为低电平。这样，时钟信号CK1、CK2具有高电平期间不重叠的特性。以下，若无特别说明， 则认为包含时钟信号CK1、CK2在内，移位寄存器10的内部信号和输入输出信号的电位在高
7电平时为VDD，在低电平时为VSS(O)。 提供图3所示的输入信号后，第一级单元电路11 (以下称为单元电路SRI)动作如 下。在单元电路SR1中，输入信号IN在期间t0的前半段为高电平，时钟信号CK在奇数期 间的前半段为高电平，时钟信号CKB在偶数期间的前半段为高电平。 在期间tO之前，由于输入信号IN为低电平，所以晶体管Tl、T7处于截止状态。此 时，由于节点N2、 N3的电位为VDD(理由将在后文中阐述)，所以晶体管T3、 T4处于导通状 态。因而，节点N1和输出端子0UT的电位为VSS，晶体管T2处于截止状态。在该时刻，电容 CI中未积累电荷，电容C2、C3中积累了对应于电源电压VDD的电荷。 在期间tO的前半段，由于输入信号IN和时钟信号CKB为高电平，所以晶体管Tl、 T6、T7为导通状态。因此，电容C2、C3中积累的电荷放电，节点N2、N3的电位为VSS，晶体管 T3、T4为截止状态。另外，若晶体管T1为导通状态，则节点N1的电位为(VDD-Vth)(其中， Vth为晶体管Tl的阈值电压)，晶体管T2为导通状态。此时，由于时钟信号CK为低电平， 所以输出信号OUT保持低电平不变。因此，电容Cl中积累了对应于晶体管T2的栅极-源 极间电位差(VDD-Vth)的电荷。 在期间t0的后半段，由于输入信号IN和时钟信号CKB为低电平，所以晶体管Tl、 T6、 T7为截止状态。若晶体管Tl为截止状态，则节点Nl为浮置状态，而节点Nl的电位由 电容Cl保持在(VDD-Vth)。 在期间tl的前半段，时钟信号CK为高电平。此时，由于晶体管T2处于导通状态， 所以输出信号OUT也为高电平。由于节点Nl处于浮置状态，节点Nl与晶体管T2的源极端 子通过保持了电位差(VDD-Vth)的电容C1连接，所以若晶体管T2的源极端子电位从VSS 变为VDD，则节点N1的电位变化相同的量，从而变得比电源电压VDD还高(自举效果)。因 此，最大电压为VDD的时钟信号CK无电压降地通过晶体管T2，从而时钟信号CK从输出端子 OUT以原有的电压电平输出。另外，若时钟信号CK为高电平，则晶体管T5为导通状态。此 时，由于晶体管T6处于截止状态，所以节点N3的电位为VDD，电容C2中积累对应于电源电 压VDD的电荷。 在期间tl的后半段，时钟信号CK为低电平。此时，由于晶体管T2处于导通状态， 所以输出信号OUT也为低电平，节点Nl的电位返回至(VDD-Vth)。另夕卜，晶体管T5为截止 状态。在期间tl的终端，节点N2的电位为VSS，节点N3的电位为VDD。
在期间t2的前半段，由于时钟信号CKB为高电平，所以晶体管T6为导通状态。此 时，电容C2中积累的电荷的一部分向电容C3移动，节点N2的电位上升。在电容C2、 C3的 电容值相等的情况下，节点N2、N3等电位，节点N2的电位上升至VDD/2。在确定电容C2、C3 的电容值时，将该时刻的节点N2的电位确定为高于晶体管T3、 T4的阈值电压。因此，在期 间t2的前半段，晶体管T3、 T4为导通状态，节点Nl和输出端子OUT的电位为VSS。
之后，单元电路SR1内的复位信号生成电路12动作如下。在奇数期间的前半段， 由于时钟信号CK为高电平，时钟信号CKB为低电平，所以晶体管T5为导通状态，晶体管T6 为截止状态。此时，节点N3的电位为VDD，电容C2中积累对应于电源电压VDD的电荷。另 一方面，在偶数期间的前半段，由于时钟信号CK为低电平，时钟信号CKB为高电平，所以晶 体管T5为截止状态，晶体管T6为导通状态。此时，电容C2中积累的电荷的一部分向电容 C3移动，节点N2的电位上升。在电容C2、 C3的电容值相等的情况下，节点N2的电位阶段
8性地上升，最终达到VDD。 其结果如图3所示，单元电路SRI内的节点Nl的电位(记为SR1_N1 ;下同)在期 间t0和期间tl的后半段为(VDD-Vth)，在期间tl的前半段为比VDD还高的电平，除此以 外为VSS。单元电路SRI内的节点N2的电位在期间tO和期间tl内为VSS，在期间t2之后 阶段性地上升，最终变为VDD。单元电路SR1的输出信号OUT(移位寄存器IO的输出信号 SR0UT1)在期间tl的前半段为高电平，除此以外为低电平。 同样，第i级(i为1以上n以下的整数)单元电路ll的输出信号OUT(移位寄存 器10的输出信号SROUTi)在期间ti的前半段为高电平，除此以外为低电平。这样，移位寄 存器10基于两相的时钟信号CK1、CK2，使输出信号SROUTI SROUTn逐个依次变为高电平。
移位寄存器10用于例如显示装置、摄像装置的驱动电路等。图4是表示具有移位 寄存器10的液晶显示装置的结构的框图。图4所示的液晶显示装置110是包括像素阵列 111、显示控制电路112、扫描信号线驱动电路113、以及数据信号线驱动电路114的有源矩 阵型显示装置。液晶显示装置110中，移位寄存器IO用作扫描信号线驱动电路113。
图4所示的像素阵列111包括n根扫描信号线Gl Gn ;m根数据信号线Sl Sm ;以及(mXn)个像素电路Pi j (其中，m是2以上的整数，j是1以上m以下的整数)。扫 描信号线Gl Gn相互平行地配置，数据信号线Sl Sm相互平行且与扫描信号线Gl Gn 正交配置。在扫描信号线Gi与数据信号线Sj的交点附近配置像素电路Pij。这样，(mXn) 个像素电路Pi j配置成每行m个每列n个的二维形状。扫描信号线Gi与配置于第i行的 像素电路Pij共同连接，数据信号线Sj与配置于第j列的像素电路Pij共同连接。
从液晶显示装置110的外部提供水平同步信号HSYNC、垂直同步信号VSYNC等控制 信号和显示数据DT。显示控制电路112基于这些信号，对扫描信号线驱动电路113输出时 钟信号CK1、 CK2和起始脉冲ST，对数据信号线驱动电路114输出控制信号SC和显示数据 DT。 扫描信号线驱动电路113由n级的移位寄存器10构成。移位寄存器10基于时钟 信号CK1、CK2，使输出信号SR0UT1 SR0UTn逐个依次变为高电平(表示选择状态)。将输 出信号SR0UT1 SR0UTn分别提供给扫描信号线Gl Gn。由此，逐根依次选择扫描信号线 Gl Gn，从而一次选择一整行的像素电路Pi j。 数据信号线驱动电路114基于控制信号SC和显示数据DT，对数据信号线Sl Sm 提供对应于显示数据DT的电压。由此，将对应于显示数据DT的电压写入所选择的一整行 的像素电路Pij。通过这样，液晶显示装置110显示图像。 图5是表示具有移位寄存器10的其它液晶显示装置的结构的框图。图5所示的 液晶显示装置120是包括像素阵列121、显示控制电路122、扫描信号线驱动电路123、以及 数据信号线驱动电路124的有源矩阵型显示装置。液晶显示装置120中，将移位寄存器10 内置于进行点顺序驱动的数据信号线驱动电路124中使用。 图5所示的像素阵列121具有与图4所示的像素阵列lll相同的结构。但是，在 像素阵列121中，扫描信号线的根数为m根，数据信号线的根数为n根，(mXn)个像素电路 Pi j配置成每行n个每列m个的二维形状。 显示控制电路122基于外部提供的控制信号和显示数据DT，对扫描信号线驱动电 路123输出控制信号GC，对数据信号线驱动电路124输出时钟信号CK1、 CK2、起始脉冲ST以及模拟显示数据ADT。扫描信号线驱动电路123基于控制信号GC，逐根依次选择扫描信 号线Gl Gm。 数据信号线驱动电路124包含n级的移位寄存器10和n个采样开关125。 n个采 样开关125的一端分别与数据信号线SI Sn连接，向另一端提供模拟显示数据ADT。向n 个采样开关125的栅极端子分别提供移位寄存器10的输出信号SR0UT1 SR0UTn。
由于输出信号SR0UT1 SROUTn逐个依次变为高电平，所以n个采样开关125逐 个依次变为导通状态，模拟显示数据ADT被提供给与导通状态的采样开关125连接的数据 信号线。由此，将对应于显示数据DT的电压逐个依次写入扫描信号线驱动电路123所选择 的一整行的像素电路Pij。通过这样，液晶显示装置120显示图像。此外，也可以将一个输 出信号SROUTi提供给多个采样开关的栅极端子。 这样，将移位寄存器10用作显示装置的扫描信号线驱动电路，或者将其内置于显 示装置的数据信号线驱动电路中使用。除此以外，也可将移位寄存器io用于摄像装置的驱 动电路等。通过将移位寄存器10用于显示装置、摄像装置等，能够正确地驱动扫描信号线、 数据信号线。 以下，说明本实施方式的移位寄存器10的效果。如上所述，单元电路ll内的复位 信号生成电路12基于高电平期间不重叠的两相的时钟信号CK1、 CK2生成高电平的复位信 号，若输入信号IN为高电平则使复位信号变为低电平。单元电路11利用此复位信号，向晶 体管T2的栅极端子和输出端子OUT提供低电压(S卩，进行节点Nl的放电和输出信号OUT 的下拉)。 这样，在移位寄存器10中，由于时钟信号CK1、CK2的高电平期间不重叠，所以晶体 管T5、 T6不同时为导通状态，晶体管T5、 T6中不流过贯通电流。因此，能够不流过贯通电 流而生成高电平的复位信号，并利用此信号进行节点Nl的放电和输出信号OUT的下拉。因 而，根据移位寄存器IO，能够不流过贯通电流而低功耗地通常将输出信号OUT固定为低电平。 另外，移位寄存器10能够不用后级单元电路的输出信号而在单元电路11内生成 复位信号，并利用此信号向晶体管T2的栅极端子和输出端子OUT提供低电压。因此，不需 要为了进行节点Nl的放电、输出信号OUT的下拉而使用后级电路的输出信号。因而，根据 移位寄存器10，能够减少电路间的布线，减小移位寄存器的布局面积、功耗。另外，移位寄存 器10由于不使用后级电路的输出信号，所以稳定地工作。 另外，通过用晶体管T5 T7和电容C2、C3构成复位信号生成电路12，从而能够利 用少数的晶体管生成通常为高电平但在输入信号IN为高电平时变为低电平的复位信号。
另外，如图6所示的期间t那样，若对移位寄存器10提供低电平的起始脉冲ST和 高电平的时钟信号CK1、CK2，则电位电路11内的节点N2的电位为VDD，节点Nl和输出端子 OUT的电位为VSS。这样，在移位寄存器10中，通过使时钟信号CK1、 CK2都为高电平，也能 够进行节点Nl的放电和输出信号OUT的下拉。 第二 第八实施方式的移位寄存器具有与移位寄存器10相同的结构，按与移位 寄存器10相同的方式使用。因此，在以下所示的各实施方式中，对其与第一实施方式的不 同点进行说明，省略说明其与第一实施方式的共同点。
(第二实施方式)
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图7是表示本发明第二实施方式的移位寄存器的结构的框图。图7所示的移位寄 存器20包括具有扫描方向切换端子UD、 UDB及输入端子INu、 INd的n个单元电路21。移 位寄存器20在第一实施方式的移位寄存器10中增添了切换扫描方向(使输出信号移位的 方向)的功能。 移位寄存器20中，将单元电路21的序号增大的方向(图7中向下的方向)称为 正向，将其反方向(图7中向上的方向)称为反向，将序号小1的单元电路21称为前方的 单元电路，将序号大1的单元电路21称为后方的单元电路。在扫描方向为正向时，前方的 单元电路为前级的单元电路，后方的单元电路为后级的单元电路。另一方面，在扫描方向为 反向时，前方的单元电路为后级的单元电路，后方的单元电路为前级的单元电路。
将起始脉冲ST提供给第一个单元电路21的输入端子INu和第n个电位电路21的 输入端子INd。将单元电路21的输出信号OUT提供给后方的单元电路21的输入端子INu 和前方的单元电路21的输入端子INd。将外部提供的扫描方向切换信号UD、UDB(UD的否) 分别提供给单元电路21的扫描方向切换端子UD、UDB。 图8是移位寄存器20所包含的单元电路21的电路图。图8所示的单元电路21 在第一实施方式的单元电路ll中增添了包含两个N沟道型晶体管Tll、 T12的扫描方向切 换电路22。晶体管T11、T12的漏极端子分别与输入端子INu、INd连接，栅极端子分别与扫 描方向切换端子UD、UDB连接。晶体管T11、T12的源极端子都与扫描方向切换电路22的输 出端子连接，此输出端子与晶体管T1、T7的栅极端子连接。 当扫描方向切换信号UD为高电平，扫描方向切换信号UDB为低电平时，晶体管Tll 为导通状态，晶体管T12为截止状态，晶体管Tl、 T7的栅极端子与输入端子INu连接。此 时，单元电路21接收前方的单元电路21的输出信号，移位寄存器20沿正向使输出信号依 次移位。 在扫描方向切换信号UD为低电平，扫描方向切换信号UDB为高电平时，晶体管Tl 1 为截止状态，晶体管T12为导通状态，晶体管Tl、 T7的栅极端子与输入端子INd连接。此 时，单元电路21接收后方的单元电路21的输出信号，移位寄存器20沿反向使输出信号依 次移位。此外，不需要为了在n为偶数时沿反向使输出信号移位而使得时钟信号CK1、 CK2 的高电平期间彼此相反。 根据本实施方式的移位寄存器20，通过利用扫描方向切换电路22来选择前方的 单元电路的输出信号(输入信号INu)和后方的单元电路的输出信号(输入信号INd)中的 某一个作为输入信号，从而能够不设置虚拟级而切换扫描方向。 另外，将后级电路的输出信号用于节点Nl的放电、输出信号OUT的下拉的现有移 位寄存器中，需要对一个单元电路设置两个与扫描方向切换电路22相同的电路。与此相 对，移位寄存器20中，只要对单元电路21设置一个扫描方向切换电路22即可。这样，根据 移位寄存器20，能够减少具有扫描方向切换功能的移位寄存器的电路量。
(第三实施方式) 图9是表示本发明第三实施方式的移位寄存器的结构的框图。图9所示的移位寄 存器30包括具有初始化端子INIT的n个单元电路31。移位寄存器30在第一实施方式的 移位寄存器10中增添了初始化功能。将外部提供的初始化信号INIT提供给单元电路31 的初始化端子INIT。
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图10是移位寄存器30所包含的单元电路31的电路图。图10所示的单元电路31 在第一实施方式的单元电路11中增添了包含N沟道型晶体管T13的初始化电路32。向晶 体管T13的漏极端子提供电源电压VDD，将源极端子与节点N2连接，将栅极端子与初始化端 子INIT连接。 当初始化信号INIT为低电平时，晶体管T13为截止状态，单元电路31的工作与第 一实施方式的单元电路11相同。当初始化信号INIT为高电平时，晶体管T13为导通状态， 节点N2的电位为VDD。因此，晶体管T3、T4为导通状态，节点Nl和输出端子OUT的电位为 VSS。 图11是移位寄存器30的时序图。如图11所示，初始化前，单元电路31内的节点 N1、N2和输出端子OUT的电位不固定(以叉号表示)。在初始化信号INIT为高电平的期间 t内，节点N2的电位为VDD，节点Nl和输出端子OUT的电位为VSS。 根据本实施方式的移位寄存器30，在初始化时，能够通过从外部提供初始化信号 INIT使复位信号为高电平，使所有的输出信号SR0UT1 SROUTn为低电平。
此外，单元电路31也可以具有图12所示的初始化电路33来取代初始化电路32。 在初始化电路33中，晶体管T13的漏极端子和栅极端子都与初始化端子INIT连接。在使 用初始化电路33的情况下，也是在初始化信号INIT为高电平的期间内，晶体管T13为导通 状态，节点N2的电位为VDD，节点Nl和输出端子OUT的电位为VSS。另外，通过使用初始化 电路33，也能够减轻栅极_漏极间的电压造成的压力。
(第四实施方式) 本发明的第四实施方式的移位寄存器具有与第一实施方式相同的结构(图1)。本 实施方式的移位寄存器在第一实施方式的移位寄存器10中增添了在输出信号为高电平的 期间内将复位信号固定为低电平的功能。 图13是本实施方式的移位寄存器所包含的单元电路41的电路图。图13所示的 单元电路41在第一实施方式的单元电路11中增添了起到复位信号固定电路作用的晶体管 T14。晶体管T14的漏极端子与节点N2连接，栅极端子与输出端子OUT连接，源极端子接 地。在向输出端子OUT提供高电压的期间内，晶体管T14为导通状态，向节点N2提供低电 压(即，将复位信号固定为低电平)。 在第一实施方式的单元电路11中，在输入信号IN变为低电平后时钟信号CKB变 为高电平为止的期间内，节点N2为浮置状态。此时，节点N2的电位正确的应该是VSS，但往 往受到噪声等影响而变动。因此，有可能节点N2的电位上升，晶体管T3变为导通状态，从 而使得输出信号OUT不能正确输出。 为了消除此问题，单元电路41具有在输出信号0UT为高电平的期间内使复位信号 为低电平的晶体管T14(复位信号固定电路)。因而，根据本实施方式的移位寄存器，通过 在输出信号为高电平的期间内将复位信号固定为低电平，从而能够防止移位寄存器的误动 作。(第五实施方式) 图14是表示本发明第五实施方式的移位寄存器的结构的框图。图14所示的移位 寄存器50包括具有输出端子0UT1、 0UT2的n个单元电路51。移位寄存器50在第一实施 方式的移位寄存器10中增添了输出多个相同的输出信号的功能(输出分离功能)。
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在移位寄存器50中，从单元电路51的输出端子0UT1、0UT2输出相同的输出信号。 单元电路51的输出信号0UT1作为输出信号SR0UT1 SROUTn输出到外部。除了第n级， 单元电路51的输出信号0UT2都被提供给后级单元电路51的输入端子IN。第n级单元电 路51的输出信号0UT2作为测试输出信号TESTOUT输出到外部。 图15是移位寄存器50所包含的单元电路51的电路图。图15所示的单元电路51 在第一实施方式的单元电路ll中增添了晶体管T15、T16和电容C4。晶体管T15起到新增 输出控制晶体管的作用。晶体管T16起到在复位信号为高电平的期间内向输出端子0UT2 提供低电压的新增输出复位电路的作用。 在单元电路51中，晶体管T2、 T3的连接点与输出端子0UT1连接。晶体管T15的 漏极端子和栅极端子像晶体管T2那样连接。即，晶体管T15的漏极端子与时钟端子CK连 接，栅极端子与节点Nl连接。晶体管T15的源极端子与输出端子0UT2和晶体管T16的漏 极端子连接。晶体管T16的源极端子接地，栅极端子与节点N2连接。电容C4设置于晶体 管T15的栅极端子与源极端子之间。 在移位寄存器50中，从单元电路51分离输出到外部的输出信号(输出信号0UT1) 与后级单元电路的输入信号(输出信号0UT2)并输出。因此，即使受到外部噪声等影响从 而使得输出信号0UT1的电平发生变动，其影响也不波及后级单元电路的输入信号。因而， 根据本实施方式的移位寄存器50，通过分离输出到外部的输出信号与后级单元电路的输入 信号并输出，能够防止移位寄存器的误动作。 此外，单元电路51可以具有电容C1、 C4两者，也可以具有电容C1、 C4中的一个。 通过减小电容C4的电容值，能够减轻时钟信号CK1、 CK2的电平变动对输出信号0UT2造成 的影响。另外，通过减小电容C1的电容值，能够减轻输出信号0UT1的电平变动对输出信号 0UT2造成的影响。考虑以上各点，通过适当地确定电容Cl 、 C4的电容值，能够减轻来自外 部的噪声的影响，并且使移位寄存器50以最适的状态工作。 另外，通过将第n级的输出信号0UT2作为测试输出信号TEST0UT输出，能够不改 变第n级的输出信号0UT1的负载且不设置虚拟级而输出测试输出信号。
(第六实施方式) 图16是表示本发明第六实施方式的移位寄存器的结构的框图。图16所示的移位 寄存器60包括具有全置位控制端子A0N、A0NB的n个单元电路61。移位寄存器60在第一 实施方式的移位寄存器10中增添了使所有的输出信号为高电平的功能(全置位功能)。将 从外部提供的全置位控制信号A0N、A0NB(A0N的否)提供给单元电路61的全置位控制端子 A0N、A0NB。 图17是移位寄存器60所包含的单元电路61的电路图。图17所示的单元电路61 在第一实施方式的单元电路11中增添了起全置位控制电路作用的晶体管T17、 T18。向晶 体管T17的漏极端子提供电源电压VDD，将源极端子与晶体管T5的漏极端子连接，将栅极端 子与全置位控制端子A0NB连接。向晶体管T18的漏极端子提供电源电压VDD，将源极端子 与输出端子OUT连接，将栅极端子与全置位控制端子A0N连接。 当全置位控制信号A0N为低电平，全置位控制信号A0NB为高电平时，晶体管T17 为导通状态，晶体管T18为截止状态，单元电路61的工作与第一实施方式的单元电路11相 同。当全置位控制信号A0N为高电平，全置位控制信号A0NB为低电平时，晶体管T17为截止状态，晶体管T18为导通状态。此时，晶体管T7为导通状态，节点N2的电位为VSS，输出 端子0UT的电位为VDD。 图18是移位寄存器60的时序图。图18中，在全置位控制信号AON和起始脉冲 ST为低电平、全置位控制信号AONB和时钟信号CK1、CK2为高电平的期间t内，如图6所示 的期间t那样，单元电路61内的节点N2的电位为VDD，节点Nl和输出端子OUT的电位为 VSS。在全置位控制信号AON、起始脉冲ST以及时钟信号CK1、 CK2为高电平、全置位控制 信号AONB为低电平的期间ta内，节点N2的电位为VSS，节点Nl和输出端子OUT的电位为 ■。 根据本实施方式的移位寄存器60，通过在电源接通时和检查时等从外部提供全置 位控制信号AON、 AONB，从而能够使所有的输出信号SR0UT1 SROUTn为高电平。
(第七实施方式) 图19是表示本发明第七实施方式的移位寄存器的结构的框图。图19所示的移位 寄存器70包括具有初始化端子INIT、全置位控制端子AON以及输出端子0UT1、0UT2的n个 单元电路71。移位寄存器70在第一实施方式的移位寄存器10中增添了输出分离功能和全 置位功能。 在移位寄存器70中，与移位寄存器50 —样，将单元电路71的输出信号0UT1作为 输出信号SR0UT1 SR0UTn输出到外部，除了第n级，单元电路71的输出信号0UT2都被提 供给后级单元电路71的输入端子IN，第n级单元电路71的输出信号0UT2作为测试输出信 号TEST0UT输出到外部。将外部提供的初始化信号INIT和全置位控制信号A0N提供给单 元电路71的初始化端子INIT和全置位控制端子A0N。 图20是移位寄存器70所包含的单元电路71的电路图。图20所示的单元电路71 在第五实施方式的单元电路51中增添了晶体管T13，改变了晶体管T3的源极端子的连接目 标。晶体管T13的连接方式及功能与第三实施方式相同。晶体管T3的源极端子与全置位 控制端子A0N连接。 当初始化信号INIT为低电平，全置位控制信号A0N为低电平时，晶体管T13为截 止状态，向晶体管T3的源极端子提供电位VSS，单元电路71的工作与第一实施方式的单元 电路11相同。另外，在初始化信号INIT为高电平的期间内，晶体管T13为导通状态，节点 N2的电位为VDD，晶体管T3、T16为导通状态。此时，若全置位控制信号A0N为高电平，则输 出端子0UT2的电位保持VSS不变，输出端子0UT1的电位为VDD。不使初始化信号INIT为 高电平而使时钟信号CK1、 CK2为高电平时，也与此相同。 图21是移位寄存器70的时序图。图21中，在初始化信号INIT、起始脉冲ST以 及全置位控制信号A0N为低电平，时钟信号CK1、 CK2为高电平的期间t内，如图6所示的 期间t那样，单元电路71内的节点N2的电位为VDD，节点Nl和输出端子0UT1、 0UT2的电 位为VSS。在初始化信号INIT和起始脉冲ST为低电平，全置位控制信号A0N和时钟信号 CK1、 CK2为高电平的期间tb内，节点N2和输出端子0UT1的电位为VDD，节点Nl和输出端 子0UT2的电位为VSS。在初始化信号INIT和全置位控制信号A0N为高电平，起始脉冲ST 和时钟信号CK1、CK2为低电平的期间tc内，也与此相同。 根据本实施方式的移位寄存器70，通过从单元电路71分离输出到外部的输出信 号与后级单元电路的输入信号并输出，能够防止移位寄存器的误动作，并且在电源接通时
14和检查时等通过从外部提供初始化信号INIT和全置位控制信号A0N，从而使所有的输出信 号SR0UT1 SR0UTn为高电平。 [O169](第八实施方式) 图22是表示本发明第八实施方式的移位寄存器的结构的框图。图22所示的移位 寄存器80包括具有输入端子INs、 INr的(n+1)个单元电路81。移位寄存器80利用后级 电路的输出信号，进行节点Nl的放电和输出信号的下拉。 在移位寄存器80中，将起始脉冲ST提供给第一级单元电路81的输入端子INs。 除了第(n+1)级，单元电路81的输出信号0UT都被提供给后级单元电路81的输入端子Ins 和前级单元电路81的输入端子INr。将第(n+l)级单元电路81的输出信号OUT (输出信号 dummy)通过缓冲器82提供给第(n+l)级单元电路81的输入端子INr。
图23是移位寄存器80所包含的单元电路81的电路图。如图23所示，单元电路 81在第一实施方式的单元电路11中增添了晶体管T19、T23，改变了晶体管T1、T7的栅极端 子的连接目标。向晶体管T19的漏极端子提供电源电压VDD，其源极端子与节点N2连接。 另外，晶体管T23的漏极端子与节点Nl连接，源极端子接地。晶体管Tl、 T7的栅极端子与 输入端子INs连接，晶体管T19、T23的栅极端子与输入端子INr连接。此外，为了使单元电 路81的工作稳定，也可以在节点N2与接地之间设置栅极端子与节点Nl连接的晶体管T20。
在前级单元电路81的输出信号(输入信号INs)为高电平的期间内，晶体管T1、 T7为导通状态，向节点Nl提供高电压，向节点N2提供低电压。另一方面，在后级单元电路 的输出信号(输入信号INr)为高电平的期间内，晶体管T19、T23为导通状态，向节点N1提 供低电压，向节点N2提供高电压。 在单元电路81中，由晶体管T5 T7和电容C2、 C3构成的复位信号生成电路，利 用两相的时钟信号CK1、CK2生成通常为高电平的复位信号，在输入信号IN为高电平时使复 位信号变为低电平。将此复位信号提供给晶体管T3、T4的栅极端子，用于节点N1的放电和 输出信号0UT的下拉。 输入信号INr也用于节点Nl的放电和输出信号OUT的下拉。当输入信号INr为 高电平时，晶体管T23为导通状态，节点Nl的电位为VSS。另外，当输入信号INr为高电平 时，晶体管T19为导通状态，节点N2的电位为VDD，所以晶体管T3为导通状态，输出端子OUT 的电位为VSS。由晶体管T5、T6和电容C2、C3构成的电路具有使节点N2的电位保持在VDD 的功能，而非使节点N2的电位上升至VDD。 图24是移位寄存器80的时序图。图24所示的时序图与图3所示的时序图的不 同点如下所示。在图3中，单元电路11内的节点N2的电位从VSS阶段性地上升并最终达 到VDD。与此相对，在图24中，单元电路81内的节点N2的电位在输出信号0UT变为低电平 时立即变为VDD。 如本实施方式的移位寄存器80那样，利用后级电路的输出信号进行节点Nl的放 电和输出信号OUT的下拉，利用高电平期间不重叠的两相的时钟信号CK1、 CK2生成高电平 的复位信号，并利用此信号将输出信号OUT固定为低电平。 此外，对于第一 第八实施方式的移位寄存器，可以构成各种变形例。以下，作为 示例说明第一实施方式的移位寄存器10的变形例。例如，单元电路11也可以具有图25所 示的预充电电路15或图26所示的预充电电路16来取代图2所示的预充电电路13。晶体
15管T1的栅极端子在预充电电路15中与时钟端子CKB连接，在预充电电路16中与输入端子 IN连接。 预充电电路13、15、16中的某一个在输入信号IN为高电平的期间内，向节点 N1(晶体管T2的栅极端子)提供高电压。预充电电路13中，由于向晶体管的栅极端子提 供输入信号，所以有负载较小的效果。预充电电路15中，当时钟信号CKB为高电平且输入 信号IN为低电平时，积累在节点N1的电荷放电，有也起放电电路作用的效果。预充电电路 16中，有能够减轻栅极_漏极间电压造成的压力的效果。 另外，如图27所示的单元电路17那样，也可以不用电容元件而用布线电容、晶体 管的寄生电容来构成电容C1 C3的全部或一部分。由此，能够减小不设置电容元件的部 分的电路量。 另外，在单元电路11中，由于节点N1的电位比VDD还高，所以向晶体管T1的漏 极_栅极间、晶体管T4的漏极-栅极间及漏极_源极间施加了高电压。若此高电压超过耐 压电压，则晶体管T1、T4会被损坏。另外，即使高电压在耐压电压以内，也不希望对晶体管 T1、T4持续施加高电压压力。另夕卜，由于漏极-源极间加有高电压，晶体管T1、T4的截止漏 电流增加，所以处于浮置状态的节点N1的电位有可能降低，移位寄存器IO有可能误动作。
因此，作为针对耐压、截止漏电流的对策，也可以如图28所示的单元电路18那样， 在节点Nl与晶体管Tl的源极端子之间、节点Nl与晶体管T4的漏极端子之间设置晶体管 T21、 T22，向该晶体管T21、 T22的栅极端子提供电源电压VDD。单元电路18可以具有晶体 管T21、T22两者，也可以具有晶体管T21、T22中的一个。将晶体管T1、T21的连接点作为节 点N4，将晶体管T4、 T22的连接点作为节点N5时，节点N4、 N5的电位始终在(VDD-Vth)以 下(参考图29)。 除此以外，作为针对截止漏电流的对策，也可以考虑使晶体管T1、 T4的栅极长 度增加的方法、串联连接多个晶体管而构成晶体管T1、 T4的方法、和用LDD(轻掺杂漏极 (Lightly Doped Drain))的结构构成晶体管Tl、 T4的方法等。 另外，也可以如图30所示的移位寄存器90那样，在移位寄存器10中增添单元电 路11作为虚拟级，将第(n+l)级单元电路11的输出信号OUT作为测试输出信号TESTOUT 输出。由此，能够使测试输出信号TESTOUT从外部受到的噪声的影响比具有输出分离功能 的移位寄存器50(图14)更小，从而防止移位寄存器的误动作。 另外，也可以如图31所示，通过用P沟道型晶体管构成单元电路19并将其级联连 接，来构成n级的移位寄存器。图32是具有单元电路19的移位寄存器的时序图。由于单 元电路19的结构细节及动作与单元电路11相同，所以在此省略说明。
对于第二 第八实施方式的移位寄存器，也可以构成与第一实施方式相同的变形 例。另外，也可以将第一 第八实施方式及其变形例的移位寄存器的特征在不违反其特性 的前提下任意地组合而构成新的移位寄存器。通过这样，可以获得能够不流过贯通电流而 通常将输出信号固定为预定电平的低功耗的移位寄存器。
工业上的实用性 本发明的移位寄存器有能够不流过贯通电流而通常将输出信号固定为预定电平、 功耗低的效果，所以能够用于例如显示装置、摄像装置的驱动电路等。
1权利要求
一种移位寄存器，具有将同一导电型的晶体管所构成的单元电路级联连接的结构，基于导通电平期间不重叠的两相的时钟信号工作，其特征在于，所述单元电路包括输出控制晶体管，向该输出控制晶体管的一侧导通端子提供一个时钟信号，该输出控制晶体管的另一侧导通端子与输出端子连接；预充电电路，该预充电电路在输入信号为导通电平的期间内，向所述输出控制晶体管的控制端子提供导通电压；复位信号生成电路，该复位信号生成电路利用所述两相的时钟信号，生成通常为导通电平的复位信号，在所述输入信号为导通电平时使所述复位信号变为截止电平；以及放电电路，该放电电路在所述复位信号为导通电平的期间内，向所述输出控制晶体管的控制端子提供截止电压。
2. 如权利要求l所述的移位寄存器，其特征在于，所述单元电路还包括输出复位电路，该输出复位电路在所述复位信号为导通电平的期 间内，向所述输出端子提供截止电压。
3 如权利要求l所述的移位寄存器，其特征在于， 所述复位信号生成电路包括第一晶体管，向该第一晶体管的控制端子提供一个时钟信号，向该第一晶体管的一侧 导通端子提供导通电压；第二晶体管，向该第二晶体管的控制端子提供另一时钟信号，该第二晶体管的一侧导 通端子与所述第一晶体管的另一侧导通端子连接；以及第三晶体管，向该第三晶体管的控制端子提供所述输入信号，该第三晶体管的一侧导 通端子与所述第二晶体管的另一侧导通端子连接，向该第三晶体管的另一侧导通端子提供 截止电压，从所述第二及第三晶体管的连接点输出所述复位信号。
4. 如权利要求l所述的移位寄存器，其特征在于，所述单元电路还包括初始化电路，该初始化电路根据初始化信号将所述复位信号固定 为导通电平。
5. 如权利要求l所述的移位寄存器，其特征在于，所述单元电路还包括新增输出控制晶体管，该新增输出控制晶体管的控制端子和一侧 导通端子的连接与所述输出控制晶体管的相同，该新增输出控制晶体管的另一侧导通端子 与新增输出端子连接，将来自所述输出端子的输出信号输出到外部，将来自所述新增输出端子的输出信号提 供给后级的单元电路。
6. 如权利要求5所述的移位寄存器，其特征在于，所述单元电路还包括新增输出复位电路，该新增输出复位电路在所述复位信号为导通 电平的期间内，向所述新增输出端子提供截止电压。
7. —种显示装置，其特征在于，包括 配置成二维形状的多个像素电路；以及包含权利要求1 6中的任一项所述的移位寄存器的驱动电路。
全文摘要
在移位寄存器(10)的单元电路(11)中设置由晶体管(T1、T2)、电容(C1)构成的自举电路；晶体管(T3、T4)；以及复位信号生成电路(12)。复位信号生成电路(12)利用高电平期间不重叠的两相的时钟信号(CK、CKB)，生成通常为高电平、在输入信号(IN)为高电平时变为低电平的复位信号。在复位信号为高电平的期间内，利用晶体管(T3、T4)进行节点(N1)的放电和输出信号(OUT)的下拉。通过这样，可获得能够不流过贯通电流而通常将输出信号(OUT)固定为低电平的低功耗的移位寄存器。
文档编号G11C19/00GK101785065SQ200880103468
公开日2010年7月21日 申请日期2008年5月15日 优先权日2007年9月12日
发明者佐佐木宁, 古田成, 村上祐一郎, 清水新策 申请人:夏普株式会社