专利名称：嵌入dram存储矩阵的8值存储单元及其相关转换电路的制作方法
技术领域：
本发明属于数字集成电路领域，具体地说是一种嵌入DRAM存储矩阵的8值存储单元及其相关转换电路。
背景技术：
随着MOS集成电路技术的飞速发展，集成规模越来越大，集成度越来越高， VLSI (超大规模集成电路)出现一些不足①首先在VLSI基片上，布线却占用70%以上的硅片面积；在可编程逻辑器件(如FPGA和CPLD)中也需有大量可编程内部连线(包括可编程连接开关，如熔丝型开关、反熔丝型开关、浮栅编程元件等)，将各逻辑功能块或输入/ 输出连接起来，完成特定功能的电路，布线(包括编程连接开关)占了材料很大的成本。减少布线成本的比重成为十分重要的问题。②从信息传输方面看，采用多值信号可减少连线数；对每根连线传输数字信息，二值信号是携带信息量最低的一种，多值信号携带信息量大于二值信号。③从信息存储方面看，采用多值信号可提高信息存储密度，特别是利用MOS管栅极电容存储信息(用于动态随机存取存储器DRAM中)，因同一电容存储信息量多值比二值大，多值DRAM比二值DRAM可大大提高信息存储密度。目前多值器件的研制已广泛开展， 东芝与Sandisk公司通过70nm的CMOS技术和2bit/单元的多值技术相配合，在146mm2的芯片上实现了 8(ibit的存储容量；东芝与美国SanDisk发表了通过采用43nm工艺和2bit/ 单元多值技术实现的16gbitNAND闪存。三星开发的8(ibit产品采用63nm的CMOS技术和 2bit/单元的多值技术。4值存储器的研制成功和商品化是多值研究的重要的一步，但需要控制或改变管的开关阈值Vtn，改变阈值方法是在半导体制造工艺中用多级离子注入技术， 或控制浮游栅极存储的电子量等方法控制阈值。尚未发现有多于4值的DRAM的研制成功。半导体存储器可以分为只读存储器ROM和随机存储器RAM。而RAM又分为双极型和MOS型两类。双极型RAM工作速度高，但制造工艺复杂、功耗大、集成度低，主要用于高速工作的场合。MOS型RAM又分为静态随机存取存储器SRAM和动态随机存取存储器 DRAM (Dynamic Random Access Memory)两种。DRAM存储信息的原理是基于MOS管栅极电容的电荷存储效应。由于栅极存储电容的容量很小(通常至多几皮法)，而漏电流又不可能绝对等于零，所以电荷保存的时间有限；为了及时补充漏掉的电荷以避免存储的信号丢失， 必须定时给栅极存储电容补充电荷，通常将这种操作称为刷新或再生，DRAM工作时必须辅以必要的刷新控制电路。DRAM是由大的矩形存储单元阵列与用来对阵列读和写的支持性逻辑电路，以及维持存储数据完整性的刷新电路等组成。在DRAM中最简单的可用单管动态存储单元。存储单元是按行、列排成矩阵式结构，用两个译码电路分别译码。X向译码称为行译码，其输出线&称为字线，它选中存储矩阵中一行的所有存储单元。Y向译码又称为列译码，其输出线t称为位线。一般将DRAM设计为字长Lw位(即一字有Lw位，如1位，4位， 8位或N位)，对地址译码器译输出\和Yj输出有效时，同时被选中一字的Lw个(如1个， 4个，8个或N个)存储单元，使这些被选中的存储单元经读/写控制电路进行读写操作，并且在每次读出数据的同时完成了对存储单元原来所存数据的恢复。DRAM读写控制电路控制数据信息输入输出。外界对存储器的控制信号有读信号RD、写信号Wk和片选信号Cs等等。 DRAM的输入输出数据的位数有1位，2位，4位或N位。除多位输入输出外，为了提高集成度的同时减少器件引脚的数目，大容量DRAM常常采用1位输入、1位输出和地址分时输入的方式，相应的有输入缓冲器，输出缓冲器和输出锁存器等。现有技术和存在问题1.在二值DRAM存储矩阵中嵌入多于4值的多值存储单元是困难重重的，二值数据是按存储电容的电荷的有和无来决定的，很容易读出和写入；多值信号读出和写入要区分出量级，常规放大器对多值信号容易形成严重失真，常规读出放大器方法很难读出多值信号，很难实现可嵌入二值DRAM存储矩阵的8值和任意K值DRAM的存储单元电路，尚未发现有多于4值的DRAM的研制成功。多值存储单元主要部分是NMOS管源极跟随器，结构极简单，在保持二值DRAM原有特点的前提下，为了将多于4值的多值存储单元嵌入二值DRAM 中，不能按习惯方法单纯考虑多值存储单元结构，必须同时考虑多值存储单元与二值DRAM 存储矩阵相配合的问题，包括二值-多值转换电路和多值-二值转换电路。2.在实现多值电路，包括实现二值-多值转换电路和多值-二值转换电路中，已有技术控制MOS管阈值有很大的缺点①只能控制阈值的幅度，不能实现MOS管阈区间开启性质，如要求MOS管仅当输入在规定的电压范围内才导通，称此电压范围为带区间，类似有仅当输入在高区间时MOS管导通，及仅当输入在低区间时MOS管导通。多值逻辑门须有多种开启性质的MOS管，才能使电路结构最简，然而目前只控制阈值幅度的工艺，使多值电路结构差别很大，结构复杂，影响其实现。②控制阈值的幅度有限(因离子注入浓度是有限的)，开启分辨率很低；而且工艺中控制阈值幅度常会改变MOS管的性能，例如阈值电压的降低回导致切断电流的剧增，阈值电压的调整对管的性能和稳定性有影响，稳定的Vtn和Vtp 非常重要。对多值记忆，注入浮游栅极的电子量是连续变化的，需极精细地控制，各门槛电压电平尚达不到准稳定状态。因此目前电压型多值电路不大于4值电路，更多值电路应用较困难。③需要增加离子注入额外的工序，只能在半导体制造工艺中控制阈值，既增加工艺复杂性，又不能后由用户来控制阈值，或对阈值用户不可编程。
发明内容
本发明目的是公开一种嵌入DRAM存储矩阵的8值存储单元及其相关转换电路，其中8值存储单元的相关转换电路包括2-8转换电路BMVC和8-2转换电路MBVC。上述的目的通过以下的技术方案实现1.本发明的一种嵌入DRAM存储矩阵的8值存储单元电路是这样实现的参看图2 所示电路，所述的嵌入DRAM存储矩阵的8值存储单元电路由3个NMOS管Qml、Qffl2, Qm4，2个 PMOS管Qm3、Qm5和存储电容&及电源组成；在8值存储单元电路中管O11和电流源L构成源极跟随器Fs 管Qffll的漏极接直流电源VDC，Vdc = 1. 8V,管O11的源极接电流源Ij的一端，该连接处为Fs的输出DMij，Ij的另一端接负直流电源Vss，Vss = -3. 5V，Ij电流由管Qnl的源极流向Vss ；管Qffll的栅极接存储电容&的一端，该连接处为Fs的输入Dm⑴，电容&的另一端接 Vss ；在8值存储单元电路中管Qm2和Qm3、及Qm4和Qm5各自构成CMOS传输门管Qm2和Qm3的漏极相接，源极也相接、管Qm4和Qm5的漏极相接，源极也相接、管Qm2和Qm4的栅极接行选择线 X0i，管Qffl3和Qffl5的栅极接X0i的非巧；2个CMOS传输门中管Qffl2和Qffl3构成传入传输门TG1,管Qm4和Qm5构成传出传输门TC2 =TG1的输入接读位线YWKj，TG1的输出接Fs的输入DMaj，TG2 的输入接Fs的输出Dmu，TG2的输出接读位线；当行选择线&为高电平时，传输门TG1和 TG2导通，写位线8值信号^经导通的传输门TG1传输到Fs的输入Dscij，也即传输到管Q111 的栅极，将8值信号Dm⑴存入存储电容 .，完成8值存储单元电路的信息接收功能；接着当行选择线^为低电平时，传输门TG1和TG2截止，电容&与外界为直流开路，存储电容Cj存储的8值信号Dm⑴保持不变，完成8值存储单元电路的信息存储功能；电容&存储的8值信号Dm⑴经Fs形成对应的8值源极输出信号Dmu，当下时刻再次出现^为高电平时，传输门TG2导通，与Cj存储信号Dscij对应的8值信号DMij经导通的TG2向外输出，完成8值存储单元电路的信息发送功能；8值存储单元电路通过读写控制电路除完成8值存储信息的读和写之外，还完成8值存储信息的刷新。2.根据以上所述的一种嵌入DRAM存储矩阵的8值存储单元电路得出的一种嵌入DRAM存储矩阵的8值存储单元的2-8转换电路BMVC，如图4所示由7个门。7 fjl; 7 个PMOS管Qa7 Gjal和6个硅二极管Da7 Da2及电源组成，BMVC有3位2值输入、2、1^_+1、 bj和1位8值写位线输出Yww ；7个门f j7 fμ的输出逻辑式为>fj6=bj+2bj+权利要求
1.一种嵌入DRAM存储矩阵的8值存储单元电路，其特征在于所述的嵌入DRAM存储矩阵的8值存储单元电路由3个NMOS管Qml、Qm2、Qm4，2个PMOS管Qm3、Qm5和存储电容Cj及电源组成；在8值存储单元电路中管O11和电流源L构成源极跟随器Fs 管Q111的漏极接直流电源VDC，Vdc = 1. 8V,管Q111的源极接电流源Ij的一端，该连接处为Fs的输出DMij，Ij的另一端接负直流电源Vss，Vss = -3. 5V，Ij电流由管O11的源极流向Vss ；管Qffll的栅极接存储电容 Cj的一端，该连接处为Fs的输入Dm⑴，电容&的另一端接Vss ；在8值存储单元电路中管Qm2 和Qm3、及Qm4和Qm5各自构成CMOS传输门管Qffl2和Qm3的漏极相接，源极也相接、管Qm4和Qm5 的漏极相接，源极也相接、管Qm2和Qm4的栅极接行选择线^，管Qm3和Qm5的栅极接^的非巧；2个CMOS传输门中管Qffl2和Qffl3构成传入传输门TG1，管Qffl4和Qffl5构成传出传输门TG2 TG1的输入接读位线YWKj，TG1的输出接Fs的输入Dscij，TG2的输入接Fs的输出DMij，TG2的输出接读位线；当行选择线^为高电平时，传输门TG1和TG2导通，写位线8值信号^经导通的传输门TG1传输到Fs的输入；也即传输到管Q111的栅极，将8值信号Dm⑴存入存储电容C^完成8值存储单元电路的信息接收功能；接着当行选择线^为低电平时，传输门 TG1和TG2截止，电容&与外界为直流开路，存储电容&存储的8值信号Dm⑴保持不变，完成8值存储单元电路的信息存储功能；电容q存储的8值信号Dm⑴经Fs形成对应的8值源极输出信号DMij，当下时刻再次出现&为高电平时，传输门TC2导通，与Cj存储信号Dm⑴ 对应的8值信号DMij经导通的TC2向外输出，完成8值存储单元电路的信息发送功能；8值存储单元电路通过读写控制电路除完成8值存储信息的读和写之外，还完成8值存储信息的刷新。
2.根据权利要求1所述的一种嵌入DRAM存储矩阵的8值存储单元电路得出的一种嵌入DRAM存储矩阵的8值存储单元的2-8转换电路BMVC，其特征在于所述的2_8值转换电路BMVC由7个门f j7 f 7个PMOS管Qa7 Gjal和6个硅二极管Da7 Da2及电源组成， BMVC有3位2值输入bj+2、bJ+1, bj和1位8值写位线输出Yww ；7个门fj7 。的输出逻辑式为 Jj7=Iv2I^bj、fj6二bj+2bj+1 ^fjs^b^bj、fj4=bj+2 .fj3=bj+1bJ、fj2二bj+丨,fji=^ ；即门 fj7 是输入为bj+2、bJ+1, bj的与非门，门fj6是输入为bj+2、bJ+1的与非门，门fj5是输入为bj+2、bj的与非门，门fj4是输入为Iv2的非门，门fj3是输入为bj+1、bj的与非门，门fj2是输入为Ivi的非门，门G是输入为…的非门，与非门和非门的工作电压为VDC，Vdc = 1. 8V ；管Qa7 (ial栅极各自接fj7 fjl; 二极管Da7 Da2的正极各自接管Qa6 (ial的漏极，二极管Da7 Da2的负极各自接管Qa7 Qa2的漏极，Qa7的漏极接电流源、的一端，该连接处为写位线输出YWKj，Ij 的另一端接负电源电压Vss，Vss = -3. 5V，Ij电流由Yww流向Vss ；管Qa7 Gjal的源极接电源电压\c，Vdc = 1. 8V, 二极管导通压降为Vd ；BMVC的输入输出关系为①当输入Iv2IviI3j = 111时，fj7 = 0，管Qa7导通，YWKj输出电压V胃』=Vdc，表示逻辑7 ；②当输入bj+2bj+1bj = 110 时，fJ7 = 1和f j6 = 0，管Qa7截止，管Qa6导通，V胃」=VDC-Vd,表示逻辑6 ；③当输入Iv2I^bj =101 时，fJ7 = fJ6 = 1 和 fj5 = 0，管仏7、Qa6 截止，管 Qa5 导通，Vywkj = VDC-2Vd,表示逻辑5;...........④当输入 b^bj^bj = 001 时，fJ7 = fJ6 = fJ5 = fJ4 = fJ3 = fJ2=1和f ji = 0，管Qa7 Qa2截止，管Qal导通，V胃j = VDC-6Vd,表示逻辑1 ；⑤当输入b 」 =000 时，fj7 = fJ6 = fJ5 = fJ4 = fJ3 = fJ2 = f,, = 1，所有管 Qa7 t 都截止，V爾j = Vss， 表示逻辑0 ；二进制数码000 111对应十进制数码为0 7，当输入bj+2bj+1bj = 000 111时，Yww输出电压V胃j有8个逻辑电平V(O) v(7)，各自表示逻辑0 7，V(O) =Vss，v(k) = VDC-(7-k)Vd, k= 1 7。
3.根据权利要求1所述的一种嵌入DRAM存储矩阵的8值存储单元电路得出的一种嵌入DRAM存储矩阵的8值存储单元的2-8转换电路BMVC，其特征在于所述的8_2转换电路 MBVC 由 4 个带通式变阈 PMOS 管 Qtlmj丄mmj、(^mj、Q3mj，3 个高通式变阈 PMOS 管 GH4mj、GH5mj、GH6mJ 和3个电阻Rtlmj、Rlmj、R2mj组成，MBVC有1位8值读位线输入^lj和3位2值输出mj+2、mJ+1、 nij ；7个管Qtlmj (^mj和G114mj Gremj的源极都接电源VDC，Vdc = 1. 8V ；4个管Qtlmj (^mj的栅极各自经带通-带阻变阈电路接^lj, 3个管G114mj G116mj的栅极各自经高通-低通变阈电路接^^，管Gh4du.的漏极与电阻Ii2nu.的一端相连接，该连接处作为2值输出叫+2，电阻R2nu.另一端接地；2个管GK(lnu.、GH5nU的漏极与电阻Rlnu的一端相连接，该连接处作为2值输出叫+1，电阻 Rlfflj另一端接地；4个管Gh6du和(iMnU 的漏极与电阻Rcw的一端相连接，该连接处作为 2值输出Hij,电阻Rtlmj另一端接地；7个管G114mj G116mj和G_ 满足①管G114mj在^lj 输入仅为逻辑4 7时导通，否则截止，即管G114mj的高通阈thj4为包含逻辑电平ν (4)的高区间；②管Gh5du在^iw输入仅为逻辑6、7时导通，否则截止，即管的高通阈为包含逻辑电平ν (6)的高区间；③管Gh6du.在^输入仅为逻辑7时导通，否则截止，即管Gh6du的高通阈thj6为包含逻辑电平ν(7)的高区间；④管G_在^lj输入仅为逻辑2、3时导通，否则截止，即管的带通阈％。为仅包含2个逻辑电平ν (2)、v (3)的带区间；⑤管在^lj 输入仅为逻辑电平1时导通，否则截止，即管(iBlmj的带通阈tbj(l为仅包含逻辑电平V(I)的带区间；⑥管(^b2du在^输入仅为逻辑电平3时导通，否则截止，即管Gb2du.的带通阈tbj(l为仅包含逻辑电平ν⑶的带区间；⑦管(^_在输入仅为逻辑电平5时导通，否则截止，即管(^mj的带通阈tbjQ为包含逻辑电平v(5)的带区间；MBVC的输入输出关系为⑴当Ysw 输入为逻辑7时，管GH4mj、(;Haij、GH6mj导通，输出ιν2 νιπι」=111 ;⑵当Ysw输入为逻辑6时， 管GH4mj、Ga5mj导通，其它管截止，输出mj+2mj+1mj = 110 ； (3)当^fflj输入为逻辑5时，管GH4mJ、 Gb3dij导通，其它管截止，输出n^n^mj = 101 ； (4)当^lj输入为逻辑4时，管G114mj导通，其它管截止，输出ιν2 νιπι」=100 ； (5)当^lj输入为逻辑3时，管(；_、Gb2dij导通，其它管截止， 输出m,2m,imj = 011 ； (6)当Yedj输入为逻辑2时，管Gb0dij导通，其它管截止，输出叫+判+凡 =OlO ； (7)当^iw输入为逻辑1时，管Qlmj导通，其它管截止，输出π^π^πι」=OOl ； (8)当 Yedj输入为逻辑O时，所有管都截止，输出ιν2 νιπι」=OOO ；也即当^lj输入为逻辑O 7时， 得出对应的二值输出为OOO 111。
4.根据权利要求1所述的一种嵌入DRAM存储矩阵的8值存储单元电路，其特征在于 Vdc^= 1. 5V, Vss 或=-4. 0V。
5.根据权利要求2或3所述的一种嵌入DRAM存储矩阵的8值存储单元电路而得出的相关转换电路，其特征在于:VDC或=1. 5V，Vss或=-4. 0V。
6.根据权利要求1所述的一种嵌入DRAM存储矩阵的8值存储单元电路，其特征在于 所述的存储单元电路中电流源、或为电阻民。
7.根据权利要求2或3所述的一种嵌入DRAM存储矩阵的8值存储单元电路而得出的相关转换电路，其特征在于所述的电流源、或为电阻民。
全文摘要
本发明公开一种嵌入DRAM存储矩阵的8值存储单元及其相关转换电路，由3个NMOS管，2个PMOS管、存储电容Cj及电源组成；NMOS管Qm1和电流源Ij构成源极跟随器FSNMOS管Qm1的漏极接直流电源VDC，NMOS管Qm1的源极接电流源Ij的一端，电流源Ij的另一端接负直流电源VSS，电流源Ij电流由管NMOSQm1的源极流向负直流电源VSS；NMOS管Qm1的栅极接存储电容Cj的一端。8值存储单元主要部分是NMOS管源极跟随器，结构极简单，在保持DRAM存储矩阵特点的前提下实现BMVC和MBVC，具有抗干扰能力和多值信息恢复能力。
文档编号G11C11/4063GK102426855SQ20111028092
公开日2012年4月25日 申请日期2011年10月24日 优先权日2011年10月24日
发明者刘莹, 方倩, 方振贤 申请人:黑龙江大学