专利名称：：快速旁路存储器电路的制作方法
技术领域：
：本专利申请涉及集成电路(IC)工程领域，并且更具体地，涉及高速数字微架构。
背景技术：
：数字数据可经由很多逻辑路径流过集成电路。这样的路径可包括时序逻辑一时钟、单触发(one-shot)以及诸如触发器的存储器电路。在一些IC中，数据的总体吞吐量可被存储器电路的数据输出滞后(tDQ)所限制，所述数据输出滞后是数据建立时间(ts)和时钟输出滞后(tCQ)的函数。因此，希望降低限制了数据吞吐量的存储器电路的^和、这二者。此外，以非常高的时钟速度操作的时序逻辑可能易出现时钟偏移、时钟抖动以及片内延迟变化效应，其可能导致逻辑错误。避免这样的错误的一种方式是降低时钟速度，但其还会降低数据吞吐量。更好的替代性方式可以是实现时间借用。时间借用对吸收时钟偏移和时钟抖动以及对平均化片内延迟变化有效。该方法可在IC中扩大时钟速度的有效范围。然而，时间借用概念可能并不适用于每一类存储器电路。因此，本公开提供了新型存储器电路，其具有吸引力地显示出短^和七特性并且可进行时间借用。图1根据本公开的实施例，示意性地示出了不透明的快速旁路存储器电路。图2根据本公开的实施例，示意性地示出了存储器电路的上游存储器逻辑。图3是根据本公开的实施例，示出了通过存储器电路的数据传播的定性的时序图。图4根据本公开的实施例，示意性地示出了存储器电路的选择逻辑。图5根据本公开的实施例，示意性地示出了另一个不透明的快速旁路存储器电路。图6根据本公开的实施例，示意性地示出了下游存储器逻辑。图7根据本公开的另一个实施例，示意性地示出了选择逻辑。图8根据本公开的另一个实施例，示意性地示出了下游存储器逻辑。图9根据本公开的实施例，示意性地示出了另一个不透明的快速旁路存储器电路。图10根据本公开的实施例，示出了在存储器电路的数据输出呈现输入数据的方法。图11根据本公开的实施例，示意性地示出了处理环境。图12是根据本公开的实施例的微处理器的高度示意图。图13根据本公开的实施例，示意性地示出了适合于在基于中继的互连中使用的钟控存储器级。具体实施例方式现在将通过示例和参考上文列出的示例性实施例来描述本公开的各方面。在一个或多个实施例中可能大体上可能相同的部件被同等标识并以最小的重复性来加以描述。然而，应该注意，被同等标识的元件也可能在某种程度上有所不同。附加到本说明书的权利要求书唯一地定义了本文所要求的主题。权利要求不限于下文阐述的示范性结构和数字范围，也不限于解决本文认定的本领域当前状况的问题或缺点的实现方案。在一个实施例中，图1示意性地示出了不透明的快速旁路存储器电路10。在电路10中，时钟脉冲12的上升沿导致输入数据D迅速地出现在数据输出14。在一些实施例中，存储器电路的部件可由互补金属氧化物半导体(CMOS)元件制造。在其它实施例中，可使用不同的半导体技术。如下文进一步详细描述的，存储器电路10包括配置为存储输入数据D的触发器16。在一些数据路径中，t-将输入数据存储在触发器中并经由其传播所要求的时间一可能不被期望的过大。因此，存储器电路10还包括选择逻辑18A。一旦输入数据被存储一即，一旦它被完全地并且稳定地锁存在触发器中，则选择逻辑将数据输出14强制到经存储数据的逻辑电平。在存储输入数据之前，选择逻辑在接收时钟脉冲12时，将数据输出强制到未经存储的输入数据一图1中的20—的逻辑电平。这样，输入数据D获得至数据输出14的快速路径，绕过了触发器16内的逻辑级。因此，存储器电路的实际时钟输出的tCQ可显著小于将输入数据存储在触发器中并通过其传播所要求的时间。在图1的实施例中，选择逻辑18A接收多个数据和控制输入:数据输入20、经存储数据线22、时序输入24、第一控制线26以及第二控制线28。选择逻辑取决于时序输入的状态和第一以及第二控制线的状态，通过多路复用器30将数据输出14驱动到数据输入的或经存储数据线的逻辑电平。在示出的实施例中，时序输入由时钟脉冲12所驱动，而第一及第二控制线由触发器16所驱动。应该理解，本文所描述的各种数据输入、数据线、控制线及输出也可称为‘节点’而意义没有改变。继续的在图1中，触发器16是D型触发器，但也可考虑其他类型一例如JK或T。由时钟脉冲12所触发，触发器配置为接收数据输入20和驱动经存储数据线22、第一控制线26及第二控制线28。为此，触发器包括接收数据输入和驱动第一及第二控制线的上游存储器逻辑32。上游存储器逻辑配置为在接收时钟脉冲时锁存输入数据。为此，上游存储器逻辑可包括钟控的灵敏放大器型(SA)锁存器，如图2所示。SA锁存器提供的一个好处是非常短的ts—在一些示例中为O皮秒(ps)。应该注意，作为独立存储器电路的SA锁存器(对比图1的配置)通常不进行时间借用。在该实施例和其它实施例中，选择逻辑配置为取决于上游存储器逻辑是否已经锁存输入数据来显现逻辑电平。经显现的逻辑电平在锁存输入数据之前来自输入数据，并在锁存输入数据之后来自经锁存的输入数据。在本文考虑的实施例中，上游存储器逻辑的输出揭示了输入数据是否被锁存。为了确定输入数据是否被锁存，将该输出呈现给选择逻辑。在图1的实施例中，上游存储器逻辑32的输出包括第一控制线26和第二控制线28。当输入数据被锁存时，第一控制线表现为输入数据的逻辑电平，而且第二控制线与第一控制线互补。当输入数据未被锁存时，第一及第二控制线彼此相等-例如，这二者均表现为高逻辑电平。继续的在图1中，触发器16还包括接收第一控制线26和第二控制线28并且驱动经存储数据线22的下游存储器逻辑34A。在图1的实施例中，下游存储器逻辑是非钟控的RS型锁存器。然而，应该注意，也可考虑其它合适的锁存器。如图1所示，上游存储器逻辑32配置为将经锁存的输入数据呈现给下游存储器逻辑34A;下游存储器逻辑配置为将经存储并经锁存的输入数据呈现给选择逻辑18A;以及选择逻辑配置为在数据输出14处呈现经显现的逻辑电平。在存储器电路10中，对时钟脉冲12的接收触发触发器16以存储数据输入20的逻辑电平。通常，这样的存储可由时钟脉冲的任一沿所触发一即前沿或后沿、上升沿或下降沿。为了便于说明，在下文中假定在接收时钟脉冲的前沿时触发触发器16以存储数据输入的逻辑电平。随着选择逻辑18A按示出的来配置，仅当时序输入24和第一及第二控制线(26、28)中的每个均为高时，将数据输出14驱动至数据输入20的逻辑电平；否则，将数据输出14驱动至经存储数据线22的逻辑电平。在接收时钟脉冲12之前一S卩，当时间输入为低时，维持第一及第二控制线为高。在这些情况下，BYP_SEL线为高，但BYP_CLK为低。因此，多路复用器30将数据输出维持在最近的经存储输入数据的逻辑电平(无论经储存数据线22表现出哪种状态)。保持在数据输出处所表现出的逻辑电平，直到在选择逻辑中接收到时钟脉冲为止。当开始接收时钟脉冲时一即，当时序输入变高时一第一及第二控制线暂时保持为高，这导致BYP_CLK也变高。因此，多路复用器30将数据输出转换为数据输入的逻辑电平。由于缓冲器36，因此在时钟脉冲在上游存储器逻辑中被接收之前，在选择逻辑中接收时钟脉冲。因此，在输入数据存储在触发器16之前，并且更具体地在选择逻辑18A中接收时钟脉冲时，将数据输出驱动至数据输入的逻辑电平。通过缓冲器36，时钟脉冲12在上游存储器逻辑32中被延迟接收。因此，上游存储器逻辑被触发以锁存数据输入20的逻辑电平。然后，该逻辑电平出现在第一控制线26，而互补的逻辑电平出现在第二控制线28。锁存导致第一及第二控制线互补，使得BYP_SEL和BYP.CLK被强制为低。此时，多路复用器30将数据输出14转换为在经存储数据线22处的经存储数据的逻辑电平。这样，一旦将输入数据的逻辑电平存储在触发器16中，数据输出就被驱动至经存储数据线的逻辑电平。图3的时序图以定性的细节示出了在存储器电路10中怎样生成控制信号。由多路复用器延迟来确定该电路的实际tDQ以及数据建立时间ts。因此，存储器电路10中的总体tDQ可能为30ps或更少。相比之下，在传统触发器中，tDQ等于两个串联锁存器级的传播延迟的和一在一些示例中为60到80ps。如上所述，通过缓冲器36由时钟脉冲12的前沿来触发触发器16。缓冲器导致相对于在选择逻辑中接收时钟脉冲而延迟对触发器的触发。延迟可适合于保持软化通常由SA锁存器所展示的硬时钟沿的时间。这样的软化使时间借用能够用于时钟偏移和时钟抖动的吸收和用于平均化片内延迟变化。通常，偏移和抖动的吸收量可取决于时钟脉冲分配方案的详情。然而，在一个示例中，可应用25ps的吸收，有效地将tDQ从30ps降低至5ps。存储器电路10提供短的ts和tCQ，此ts和tCQ组合以得到短的总体tDQ。此外，电路可进行时间借用。为这些好处付出的代价是相当长的数据保持时间要求^，此td在一些示例中可为70ps。如果在接收到时钟脉冲之后、但在td之前改变输入数据，这些改变将直接传播到输出，其可能导致逻辑错误。因此，本公开的存储器电路在其中输入数据不易受在Td时间间隔内的改变影响的限制吞吐量的数据路径方面是最有优势的。前文所述的方面不应以限制性的意义来理解，也要考虑很多其他的实施例。例如，选择逻辑可配置为接收时序输入和来自触发器的仅一条控制线。该适配可通过把AND门38并入触发器16而不是并入选择逻辑18A来简单地完成。也应考虑其他变体，其中触发器配置为驱动反映输入数据是否已被或未被存储的单条控制线。此外，选择逻辑不需要包括多路复用器。取代多路复用器，其可包括反相复合门，如图4所示。在示出的实施例中，反相复合门40配置为除数据输入20外还接收输出促进器(output-promoter)输入42和输出降级器(output-demoter)输入44,并提供数据输出14。选择逻辑18B配置为使得仅当经存储数据线22以及在时序输入24和第一及第二控制线(26、28)中的至少一个都为低时，输出降级器输入变为高。仅当经存储数据线为低或者时序输入和在第一及第二控制线中的每一个均为高时，输出促进器输入变为高。因此，选择逻辑18B与选择逻辑18A功能类似，但相对于多路复用器30，由于反相复合门40的数据输出路径中的逻辑级数目减少，因此选择逻辑18B可提供甚至更短的tCQ。在图4所示的实施例中，反相复合门40在典型的CMOS架构中由η和ρ沟道金属氧化物半导体场效应晶体管(MOSFETs)所构建。标记1Χ、2Χ、和4Χ表示示意图中所示出的每个MOSFET的相对的宽长比或并行冗余，其与ON电导系数直接相关。换言之，4ΧMOSFET的ON电导系数是1XM0SFET的4倍。反相复合门40的速度优势大部分是由于一个事实，即来自数据输入20的信号在到达数据输出14前仅需要通过单个晶体管级传播。尽管有示出的实施例的优点，但应该理解，也要考虑各种其他配置，包括其它反相复合门的变体。在一个实施例中，图5示意性地示出了另一种快速旁路存储器电路46。像上文所述的存储器电路那样，存储器电路46包括上游存储器逻辑32和下游存储器逻辑34Β，与此同时缓冲器36对上游存储器逻辑提供时钟脉冲延迟。存储器电路46还包括选择逻辑18C。对比于上述实施例的选择逻辑，选择逻辑18C被安排在上游和下游存储器逻辑之间。选择逻辑18C—方面确定数据输入20是否应用为到下游存储器逻辑34Β的输入，或另一方面确定上游存储器逻辑32的输出是否应用为下游存储器逻辑34Β的输入。在图5所示的实施例中，上游存储器逻辑32配置为呈现经锁存的输入数据给选择逻辑18C;选择逻辑配置为呈现经显现的逻辑电平给下游存储器逻辑34Β;以及下游存储器逻辑配置为在接收时钟脉冲12时存储由选择逻辑所呈现的经显现的逻辑电平，以及在数据输出14处呈现经存储的逻辑电平。像前述实施例中那样，由选择逻辑所显现的逻辑电平取决于上游存储器逻辑是否已经锁存输入数据。经显现的逻辑电平在输入数据被锁存之前来自输入数据，并且在输入数据被锁存之后来自经锁存的输入数据。图6的示意图示出了在一个实施例中的示范性下游存储器逻辑34Β的各方面。在图6中，下游存储器逻辑是钟控锁存器。下游存储器逻辑的反相输出、驱动存储器电路的数据输出14。下游存储器逻辑34B包括由互补时钟脉冲信号，CLK和CLK所使能的MOSFET数据输入级48。数据输入级馈入包括反相器52和54的锁存器50中。反相器54由反相时钟脉冲飞LK所使能。如图6所示，锁存器的输出馈送给呈现反相数据输出、的反相器55。在图5示出的实施例中，选择逻辑18C包括反相器56和与或反向(AOI)结构58。图7的示意图示出了在一个实施例中示范性的AOI结构58的各方面。所示出的AOI结构包括MOSFET输入级60和MOSFET输出级62。现在回到图5，上游存储器逻辑32的INT和INTB输出在通过缓冲器36接收到时钟脉冲12之前维持为高。因此，^INTB为低。在这些情况下，下游存储器逻辑34B的D输入被设为数据输入20的逻辑电平的反相。然而，在数据输出处所呈现的经存储的逻辑电平保持不变，直到在下游存储器逻辑中接收到时钟脉冲为止。在下游存储器逻辑的CLK输入处时钟脉冲12的到达导致输入数据的反相逻辑电平被存储在下游存储器逻辑中。由于所选取的数据输出14是下游存储器逻辑的反相输出Q，因此在数据输出14处所呈现的逻辑电平相对于在数据输入处接收的逻辑电平是两次反相的(即非反相的)。缓冲器36配置为相对于在下游存储器逻辑34B中时钟脉冲的接收，延迟在上游存储器逻辑32中时钟脉冲12的接收。当在上游存储器逻辑中接收时钟脉冲12时，在预选择的延迟之后，将输入数据存储在上游存储器逻辑中。这时，INT和INTB输出变为互补，同时INT和Intb这二者均表现出经存储输入数据的逻辑电平。在这些情况下，下游存储器逻辑34B的D输入被设为经存储输入数据的反相。另外，由于数据输出14是下游存储器逻辑的反相输出，因此在数据输出14处所呈现的逻辑电平相对于存储在上游存储器逻辑中的逻辑电平是非反相的。存储器电路46相对于图1的存储器电路10的优点是保持时间要求τD的降低。在存储器电路10中，数据从INT节点并通过下游存储器逻辑34A的NAND门流到经存储数据节点22。并行地，INT和INTB流经选择逻辑18A来生成BYP_CLK。为避免错误，对BYP_CLK的延迟必须足够长以保证经存储数据节点已稳定到期望值。换言之，在转换经存储数据节点之后、但在多路复用器30可转换之前必须提供一些时间余量。仅在多路复用器已转换后D才可再次自由切换(toggle)。存储器电路46的h的降低，相对于存储器电路10，实际上是NAND门的延迟，加上用于稳定经存储数据节点的期望余量，减去反相器56的延迟-在一些示例中为30至40ps。存储器电路46相对于存储器电路10的缺点是tDQ的轻微增加。在存储器电路10中，tDQ仅仅是通过多路复用器30的延迟，该多路复用器可包括第一反相器，接着是传输门，接着是第二反相器。在存储器电路46中，第一反相器实际上被AOI结构58所代替。由于AOI结构是堆叠的，因此它可能比反相器慢。因此，tDQ的增加是通过AOI结构的延迟相对于通过反相器的延迟之间的差-在一些示例中为5ps。图8的示意图示出了下游存储器逻辑34C的各方面，该下游存储器逻辑34C是图6中的下游存储器逻辑的扫描-可测试(scan-testable)变体。在正常操作中，扫描-使能(SE)和扫描-移位时钟(SCK)线为低，所以电路以与下游存储器逻辑34B相同的方式操作。然而，在扫描测试期间，时钟(CLK)初始停在低位上，使得、的锁存结构上游保持数据。当SE变为高时，数据随后由扫描-移位输出SO的互补锁存结构上游所保持。该事件称为“扫描捕获”。然后扫描时钟切换以进行扫描移位。当扫描移位完成时，SCK停在低位上并且SE再次变为低。这导致刚移位进去的数据由、的锁存结构上游所保持。电路随后自由以恢复正常操作。应该领会，下游存储器逻辑18C的扫描-测试能力大体上对正常操作没有影响。图9示意性地示出了在一个实施例中另一种快速旁路存储器电路63。该电路与图5的存储器电路46相似，但它包括稍微不同的下游存储器逻辑34D。明显地，该设计去除了输出反相器55。输出反相器的省略可进一步地将tDQ缩短约10ps，但以驱动强度和稍大的占用面积(footprint)为代价。上文所述的配置使能各种方法以在在存储器电路中接收时钟脉冲时迅速地在存储器电路的数据输出处呈现输入数据。因此，现在继续参考上文的配置，以示例的方式描述一些这样的方法。然而，应该理解，也可通过不同的配置来使能本文所述的方法、以及在本公开范围内的其它方法。这些方法可从存储器电路操作中的任意时间开始，并可重复执行。进一步地，在一些实施例中，本文描述和/或示出的一些过程步骤可省略而不脱离本公开的范围。同样，所指明的过程步骤顺序对于达到预期结果不是必须的，而是提供出来以便图示和描述。可重复实施所示出的动作、功能、或操作的一个或多个，其取决于正使用的特定的策略。图10示出了在存储器电路中接收时钟脉冲时迅速地在存储器电路的数据输出处呈现输入数据的示范性方法64。在方法64的66处，延迟在上游存储器逻辑中时钟脉冲的接收。延迟可被上游存储器逻辑的CLK输入的上游耦合缓冲器所影响。在68处，在上游存储器逻辑中接收时钟脉冲时，锁存提供给存储器电路的输入数据。在70处，将上游存储器逻辑的经锁存的输入数据呈现给存储器电路的选择逻辑。在72处，基于存储器电路的输出来确定输入数据是否被锁存。如果输入数据被锁存，则方法前进至74，其中存储器电路的选择逻辑显现经锁存的输入数据的逻辑电平。然而，如果输入数据未被锁存，则方法前进至76，其中存储器电路的选择逻辑显现未经锁存的输入数据的逻辑电平。这样，选择逻辑在输入数据锁存在上游存储器逻辑中之前显现来自输入数据的逻辑电平，以及在输入数据锁存在上游存储器逻辑中之后显现来自经锁存的输入数据的逻辑电平。在78处，将选择逻辑的经显现的逻辑电平呈现给下游存储器逻辑。在80处，将由选择逻辑所呈现的经显现的逻辑电平存储在下游存储器逻辑中。在82处，将存储在下游存储器逻辑中的逻辑电平在接收到时钟脉冲时呈现给数据输出。方法从82处返回。如上所述，本文所描述的存储器电路可发挥这样的逻辑路径的优点:期望非常短的tDQ和可接受长度的Td可用。这样的路径存在于在IC微架构中很多变化的环境中。图11示出了一个示范性环境。该图示意性地示出了处理环境60—例如，个人计算机、游戏系统或智能手机的中央处理单元或图形处理单元。环境60包括有效耦合到指令存储器86和到数据存储器88的微处理器84。体现于任意适合的变体的随机存取存储器中，指令和数据存储器可与不同的物理存储器结构或同一物理存储器结构的不同部分。除图11中未示出的很多控制和互连结构外，微处理器84还包括子结构90至104。特别地，微处理器包括配置为从指令高速缓存70读取存储于指令存储器86中且从指令存储器86所检索的指令序列的获取逻辑90。获取逻辑进一步地配置为将指令序列分派给解码器逻辑92。解码器逻辑通过解析例如操作码、操作数以及寻址模式来解码指令。指令一旦被解析，则由整数单元94和/或浮点单元96加以执行。在图11所示的实施例中，整数单元94包括寄存器堆98A、执行逻辑80A、回写逻辑100A及存储器逻辑102A。浮点单元96包括单独的寄存器堆98B和单独的执行、回写及存储器逻辑。在其它实施例中，这些结构中的至少一些可在整数和浮点单元之间共享。当执行指令时，逻辑和/或运算结果的序列在一个或全部两个单元的执行逻辑中逐步形成。相应的回写逻辑将此类结果存储在相应寄存器堆的适当的寄存器中。在一些架构中，存储器逻辑具有经由数据高速缓存104制定到达和来自数据存储器88的存储和加载操作的排他的任务。尽管环境60仅不出了一个处理核心,但本公开的每个方面同样符合多核心处理器和环境。几乎任何微处理器子结构90至104均可包括可限制总体数据吞吐量的逻辑路径。在这样的路径中，不透明的快速旁路存储器电路可发挥优点。例如，可将存储器电路10或46用在解码器逻辑92、执行逻辑80A/B和/或回写逻辑100A/B中。存储器电路10或46在微处理器84的各种子结构中的另一个用处是可降低时钟抖动和时钟偏移的影响。时钟抖动是指来自时钟的脉冲串的固有周期长度的变化；它可能由多种环境因素导致。时钟偏移是一种情况，其中不同的微处理器子结构由于所谓的片内(WID)延迟变化而不完全地接收同步时钟脉冲。一些WID延迟变化可由制造中的不理想性所导致一例如，影响信号路径阻抗的几何的和/或材料的不一致性。其它延迟变化仅仅是时钟脉冲必需行进不同的距离以达到微处理器的各种子结构的结果。图12示出了这一点。该图以未加阴影的矩形框示出了部分微处理器84中的子结构(例如，任意子结构90至104)的示范性布局。该图还示出了通过不等长度的信号路径将时钟脉冲传输给至少一些子结构的时钟106。再次回到图1，提醒读者，上游存储器逻辑32经触发以在接收时钟脉冲12时锁存输入数据的逻辑电平，并且通过缓冲器36将该时钟脉冲接收到上游存储器逻辑中。如上文所述，为了在微处理器84中减少时钟偏移和时钟抖动的影响，该缓冲器可配置为对时钟脉冲延迟适合于影响在多循环互连108中时间借用的量。例如，抖动事件可导致时钟沿早于预期到达给定的存储器电路的时钟输入。结果，实际上延长了数据建立时间ts，留下更少的时间用于在数据输入处建立逻辑状态。通过利用缓冲器36延迟到上游存储器逻辑32的时钟沿的到达，可保证有充足的时间建立数据输入，并且存储器电路存储数据输入的正确的逻辑电平。特别是，按本文公开的配置，该额外的缓冲器延迟不会使tDQ增加，因为输出在锁存前从数据输入20，而不是从上游存储器逻辑直接传播。本文所述的存储器电路还可用在所谓的中继型(repeater-type)互连中，所述中继型互连在微处理器84的各个子结构之间运载数据信号。进一步参考图12来示出该方面。互连如该图中阴影区域所示。特别地，互连108配置为在微处理器84的两个子结构之间运载数据。该互连包括单向信号路径110，通过该路径在导体或一系列导体上运载数据信号。在一些实施例中，互连可包括双向信号路径-例如，两个反并行的单向信号路径。而在其它实施例中，互连可几乎包括任何多样的单向或双向信号路径一例如，64个双向信号路径，用于在微处理器子结构之间的64位数据的双向交换。如图12所示，信号路径110可比一些运载数据至同一子结构的信号路径短，并比其它的长。各种信号路径的几何长度差可能导致之前同步的数据异步到达子结构中，就像由制造不一致性所导致的WID延迟变化那样。为了更好地对到各种微处理器子结构中的数据到达进行同步，互连108和微处理器84的其他互连可以是基于中继的互连，其中每个信号路径包括至少一个钟控存储器级112，通过该存储器级主动驱动数据信号。在一些实施例中，一些或全部基于中继的互连可以是多循环的基于中继的互连，其中每个信号路径均包括两个或更多的钟控的串行排列的存储器级。在该配置中，数据信号按顺序通过每个钟控的存储器级进行切换，由其所接收的经同步的时钟脉冲所驱动。图13示意性地示出了适合使用在多循环的基于中继的互连108中的钟控存储器级112的一个示例。在该电路中，在图中驱动数据从左至右通过信号路径110，首先通过低通滤波器级114，以及然后通过反相缓冲器116。从反相缓冲器116，数据以反相形式应用到存储器电路的D输入。存储器电路还接收时钟脉冲12。如上文所述，在接收到时钟脉冲时，在D输入处所接收的数据逻辑电平迅速地出现在数据输出Q处。钟控存储器级112还包括耦合到数据输出Q的反相缓冲器118。将来自数据输出Q的信号在反相缓冲器118中被接收，该反相缓冲器118与时钟脉冲12同步地将信号路径110驱动至与在输入D处所接收的相同的数据逻辑电平。再次参考图1和图5，以及上文所述，为了在互连的各段(segment)中平均化片内延迟变化，缓冲器36可配置为将时钟脉冲延迟适合于影响在多循环互连108中时间借用的量。最后，应该理解，上文所述的电路和方法是本公开的实施例一很多变化和扩展也被考虑在内的非限制性示例。因此，本公开包括这种电路的所有新颖的和非显而易见的组合和子组合，及其任何和所有的等效物。权利要求1.一种在接收时钟脉冲时迅速地在数据输出处呈现输入数据的存储器电路，所述电路包括:上游存储器逻辑，配置为在接收所述时钟脉冲时锁存所述输入数据；下游存储器逻辑，配置为存储经锁存的输入数据；以及选择逻辑，配置为取决于所述上游存储器逻辑是否已锁存所述输入数据来显现逻辑电平，经显现的逻辑电平在所述输入数据锁存之前来自所述输入数据，以及在所述输入数据锁存之后来自所述经锁存的输入数据。2.根据权利要求1所述的存储器电路，进一步地包括缓冲器，通过所述缓冲器，所述时钟脉冲在所述上游存储器逻辑中被延迟接收。3.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑包括钟控的灵敏放大器型锁存器。4.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑的输出揭示所述输入数据是否锁存，以及其中所述输出呈现给所述选择逻辑。5.根据权利要求4所述的存储器电路，其中所述上游存储器逻辑的所述输出包括第一及第二控制线，所述第一及第二控制线在所述输入数据锁存时彼此互补，以及在所述输入数据未锁存时彼此相等，并且其中当所述输入数据锁存时，所述第一控制线表现出所述输入数据的所述逻辑电平。6.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑配置为将所述经锁存的输入数据呈现给所述选择逻辑，其中所述选择逻辑配置为将所述经显现的逻辑电平呈现给所述下游存储器逻辑，以及其中所述下游存储器逻辑配置为存储由所述选择逻辑所显现的所述逻辑电平并在所述数据输出处呈现经存储的逻辑电平。7.根据权利要求6所述的存储器电路，其中在所述时钟脉冲在所述上游存储器逻辑中被接收之前，所述时钟脉冲在所述下游存储器逻辑中被接收。8.根据权利要求1所述的存储器电路，其中保持在所述数据输出处所呈现的经存储的逻辑电平，直到在所述下游存储器逻辑中接收到所述时钟脉冲。9.根据权利要求1所述的存储器电路，其中所述上游存储器逻辑配置为将所述经锁存的输入数据呈现给所述下游存储器逻辑，其中所述下游存储器逻辑配置为将经存储经锁存的输入数据呈现给所述选择逻辑，并且其中所述选择逻辑配置为在所述数据输出处呈现所述经显现的逻辑电平。10.根据权利要求9所述的存储器电路，其中在所述时钟脉冲在所述上游存储器逻辑中被接收之前，所述时钟脉冲在所述选择逻辑中被接收。11.一种在存储器电路中接收时钟脉冲时迅速地在所述存储器电路的数据输出处呈现输入数据的方法，所述方法包括:延迟在所述存储器电路的上游存储器逻辑中的所述时钟脉冲的接收；在所述上游存储器逻辑中接收所述时钟脉冲时，在所述上游存储器逻辑中锁存所述输入数据；以及在所述存储器电路的选择逻辑中，在所述输入数据锁存在所述上游存储器逻辑中之前显现来自所述输入数据的逻辑电平，以及，在所述输入数据锁存在所述上游存储器逻辑中之后显现来自经锁存的输入数据的逻辑电平。12.根据权利要求11所述的方法，进一步地包括:将所述上游存储器逻辑的所述经锁存的输入数据呈现给所述选择逻辑；将所述选择逻辑的经显现的逻辑电平呈现给所述下游存储器逻辑；在下游存储器逻辑中存储由所述选择逻辑所显现的所述逻辑电平；以及将所述下游存储器逻辑的经存储的逻辑电平呈现给所述数据输出。全文摘要一种在接收时钟脉冲时迅速地在数据输出处呈现输入数据的存储器电路，包括上游和下游存储器逻辑和选择逻辑。上游存储器逻辑配置为在接收时钟脉冲时锁存输入数据。下游存储器逻辑配置为储存经锁存的输入数据。选择逻辑配置为取决于上游存储器逻辑是否已锁存输入数据来显现逻辑电平，经显现的逻辑电平在输入数据被锁存之前来自输入数据，并且在输入数据被锁存之后来自经锁存的输入数据。文档编号G11C11/40GK103165167SQ20121054468公开日2013年6月19日申请日期2012年12月14日优先权日2011年12月15日发明者文卡塔·考塔潘里,斯科特·培特凯斯里,克里斯蒂安·克林纳,马修·格拉赫申请人:辉达公司