抗总剂量效应存储单元电路的制作方法
【专利摘要】本发明公开了一种抗总剂量效应存储单元电路，全部由PMOS管构成，包括：第一、第二PMOS管，第三、第四PMOS管和第五、第六PMOS管；第一、第二PMOS管为上拉管，第三、第四PMOS管为读出访问管，第五、第六PMOS管为写入访问管。本发明的抗总剂量效应存储单元电路可自动实现抗总剂量效应加固，具有较小的存储单元面积，可用于抗辐射航空航天及嵌入式存储器等领域。
【专利说明】抗总剂量效应存储单元电路
【技术领域】
[0001]本发明涉及一种存储单元电路，更具体地，涉及一种抗总剂量效应存储单元电路。【背景技术】
[0002]在航空航天电子系统中，存储器占据了大部分的芯片面积，是极为重要的部件。在空间环境中，电子系统会遭受到银河射线、太阳射线和地球辐射等辐射环境的影响而发生故障。存储器由于其高密度成为航空航天电子系统中最脆弱的部件之一。
[0003]在存储器遭受到的辐射效应中，总剂量效应是主要的效应之一。在0.18um及以下的工艺中，由于栅氧化层的厚度已经小于5nm，MOS管栅氧化层受总剂量效应影响而导致的阈值漂移已经可以忽略，主要的影响是场氧化层受总剂量效应影响而在NMOS管中产生的泄漏电流。
[0004]当前采用的存储单元电路主要为图1所示的包含6个晶体管的静态随机存储器(SRAM)单元电路。PMOS管101和PMOS管102为上拉管，匪OS管103和匪OS管104为下拉管，NMOS管105和NMOS管106为访问管。其中，PMOS管101和NMOS管103，PMOS管102和NMOS管104形成二个交叉耦合的反相器，从而将存储节点Ql和QNl的存储电平锁定。通过字线107控制对图1所示的存储单元电路的访问，当字线107为高电平时，通过位线108和位线109对Q1/QN1写入数据，或者通过Q1/QN1改变位线108和位线109，实现数据的读出。
[0005]对图1所示的存储单元进行抗总剂量效应加固，当前主要采用如图2和图3所示的异形栅结构对NMOS管进行加固。图2采用环形栅晶体管管(Annular FET)版图技术来对NMOS管进行加固。通过栅极201将漏极202和源极203之一完全包围，从而从物理上隔断产生泄漏电流的通路，从而实现抗总剂量效应加固。图3采用马蹄形栅晶体管(HorseshoeFET)版图技术来对NMOS管加固。通过栅极301对漏极302和源极303之一进行半包围，延长总剂量效应导致的泄漏电流的通路长度，从而降低总剂量效应导致的泄漏电流，实现抗总剂量效应加固。
[0006]但是，图2和图3所示的抗总剂量效应加固方法会导致存储单元面积大幅增加。
【发明内容】
[0007]针对现有技术的以上缺陷或改进需求，本发明提供了一种抗总剂量效应存储单元电路，可自动实现抗总剂量效应加固，具有较小的存储单元面积。
[0008]为实现上述目的，按照本发明的一个方面，提供了一种抗总剂量效应存储单元电路，其特征在于，全部由PMOS管构成。
[0009]优选地，所述抗总剂量效应存储单元电路包括:第一、第二 PMOS管，第三、第四PMOS管和第五、第六PMOS管；其中，第一、第二 PMOS管为上拉管，第一 PMOS管的源极连接电源电压VDD，栅极连接反相存储节点，漏极连接存储节点，第二 PMOS管的源极连接电源电压VDD，栅极连接存储节点，漏极连接反相存储节点；第三、第四PMOS管为读出访问管，第三PMOS管的源极连接读操作选择字线，栅极连接存储节点，漏极连接第一读出位线，第四PMOS管的源极连接读操作选择字线，栅极连接反相存储节点，漏极连接第二读出位线;第五、第六PMOS管为写入访问管，第五PMOS管的源极连接存储节点，栅极连接写入选择字线，漏极连接第一写位线，第六PMOS管的源极连接反相存储节点，栅极连接写入选择字线，漏极连接第二写位线。
[0010]优选地，所述第一、第二 PMOS管的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。
[0011]优选地，所述抗总剂量效应存储单元电路包括:第一、第二 PMOS管和第三、第四PMOS管；其中，第一、第二 PMOS管为读出访问管，第一 PMOS管的源极连接读操作选择字线，栅极连接存储节点，漏极连接第一读出位线，第二 PMOS管的源极连接读操作选择字线，栅极连接反相存储节点，漏极连接第二读出位线；第三、第四PMOS管为写入访问管，第三PMOS管的源极连接存储节点，栅极连接写入选择字线，漏极连接第一写位线，第四PMOS管的源极连接反相存储节点，栅极连接写入选择字线，漏极连接第二写位线。
[0012]优选地，所述第三、第四PMOS管的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。
[0013]优选地，所述抗总剂量效应存储单元电路包括:第一、第二 PMOS管和第三、第四PMOS管；其中，第一、第二 PMOS管为上拉管，第一 PMOS管的源极连接电源电压VDD，栅级连接反相存储节点，漏极连接存储节点，第二 PMOS管的源极连接电源电压VDD，栅极连接存储节点，漏极连接反相存储节点；第三、第四PMOS管为访问管，第三PMOS管的源极连接存储节点，栅极连接访问选择字线，漏极连接第一位线，第四PMOS管的源极连接反相存储节点，栅极连接访问选择字线，漏极连接第二位线。
[0014]优选地，所述第一、第二 PMOS管的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。
[0015]总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果:
[0016]1、可自动实现抗总剂量效应加固，具有较小的存储单元面积。由于存储单元电路全部由PMOS管构成，PMOS管的衬底多数载流子为电子，总剂量效应不会在PMOS管的漏和源之间形成泄漏电流通道，不会产生泄漏电流，因此不需要对PMOS管进行抗总剂量效应加固。
[0017]2、电路结构简单，可以直接用商用CMOS工艺实现，不需要对现有的工艺进行改动。
【专利附图】
【附图说明】
[0018]图1是现有的存储单元电路图；
[0019]图2是采用环形场效应晶体管对NMOS管进行加固的示意图；
[0020]图3是采用马蹄形场效应晶体管对匪OS管进行加固的示意图；
[0021]图4是本发明一个实施例的抗总剂量效应存储单元电路图；
[0022]图5是本发明另一个实施例的抗总剂量效应存储单元电路图；
[0023]图6是本发明又一个实施例的抗总剂量效应存储单元电路图。【具体实施方式】
[0024]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
[0025]实施例1
[0026]如图4所示，存储单元400包括6个PMOS管401-406，所有PMOS管的衬底都连接到电源电压VDD。
[0027]第一、第二PMOS管401、402为上拉管。第一PMOS管401的源极连接电源电压VDD，栅极连接反相存储节点QN4，漏极连接存储节点Q4。第二 PMOS管402的源极连接电源电压VDD，栅极连接存储节点Q4，漏极连接反相存储节点QN4。
[0028]第三、第四PMOS管403、404为读出访问管。第三PMOS管403的源极连接读操作选择字线410，栅极连接存储节点Q4，漏极连接第一读出位线411。第四PMOS管404的源极连接读操作选择字线410,栅极连接反相存储节点QN4,漏极连接第二读出位线412。
[0029]第五、第六PMOS管405、406为写入访问管。第五PMOS管405的源极连接存储节点Q4，栅极连接写入选择字线407，漏极连接第一写位线408。第六PMOS管406的源极连接反相存储节点QN4，栅极连接写入选择字线407，漏极连接第二写位线409。
[0030]存储单元400在进行写操作时，写入选择字线407被置低电平GND，将第一写位线408的数据写入存储节点Q4，将第二写位线409的数据写入反相存储节点QN4。当不进行写操作时，写入选择字线407被置高电平VDD，第一、第二写位线408、409均被拉到低电平GND。
[0031]假定当前存储单元400中存储的数据为“1”，即存储节点Q4存储高电平“1”，反相存储节点QN4存储低电平“O”。
[0032]存储单元400在进行读操作时，读操作选择字线410被置高电平VDD，由于反相存储节点QN4为低电平“0”，这将使第四PMOS管404打开，通过打开的第四PMOS管404，读操作选择字线410对第二读出位线412充电，而由于反相存储节点Q4为高电平“ I ”，第三PMOS管403截止，读操作选择字线410不能对第一读出位线411充电，从而在第一、第二读出位线411、412间产生一个电压差，这个电压差被读出外围控制电路感应，从而读出数据。
[0033]存储单元400的读操作不会破坏存储单元400中存储的数据，是一种非破坏性的读，因而读操作之后不需要进行写回操作。当停止进行读操作时，读操作选择字线410被置低电平GND，第一、第二读出位线411、412都被拉到低电平GND。
[0034]存储单元400处于数据保持时，由于反相存储节点QN4为低电平“0”，这将使第一PMOS管401 —直处于导通状态，而使存储节点Q4点的电平被锁定在电源电压VDD。由于存储节点Q4的电平被锁定在电源电压VDD，不能使第二 PMOS管402打开。第二 PMOS管402的源极电平为高电平VDD，栅极电平为高电平VDD，漏极电平为低电平，因此第二 PMOS管402处于截止状态，产生一个从第二 PMOS管402的源极到漏极的亚阈值电流，这个亚阈值电流流出第二 PMOS管402的漏极流向反相存储节点QN4。第六PMOS管406的源极电平为QN4的低电平“0”，栅极为高电平VDD，漏极为低电平GND，因此第六PMOS管406的亚阈值电流从反相存储节点QN4流出到第二写位线409。由于偏置电压的不同，第六PMOS管406从反相存储节点QN4流出的亚阈值电流要小于第二 PMOS管402流入反相存储节点QN4的亚阈值电流，使得反相存储节点QN4的电平逐渐升高。因此，存储单元400需要周期性的刷新，以防止存储单元400中的数据衰减到读不出来。
[0035]为了使存储单元400的失效时间尽量长，应将第一、第二 PMOS管401、402的宽长比尽量设计得比较小，以降低第一、第二 PMOS管401、402流入存储节点Q4和反相存储节点QN4的亚阈值电流。
[0036]存储单元400构成一个双端口(Dual Port)伪静态存储单元，从功能上对存储的数据实现半锁定，相对于传统的双端口静态随机访问存储(Dual Port SRAM)单元，晶体管数量减少25%。
[0037]实施例2
[0038]如图5所示，存储单元500包括4个PMOS管501-504，所有PMOS管的衬底都连接到电源电压VDD。
[0039]第一、第二 PMOS管501、502为读出访问管。第一 PMOS管501的源极连接读操作选择字线508，栅极连接存储节点Q5，漏极连接第一读出位线509。第二 PMOS管502的源极连接读操作选择字线508，栅极连接反相存储节点QN5，漏极连接第二读出位线510。
[0040]第三、第四PMOS管503、504为写入访问管。第三PMOS管503的源极连接存储节点Q5，栅极连接写入选择字线505，漏极连接第一写位线506。第四PMOS管504的源极连接反相存储节点QN5，栅极连接写入选择字线505，漏极连接第二写位线507。
[0041]存储单元500在进行写操作时，写入选择字线505被置低电平GND，将第一写位线506的数据写入存储节点Q5，将第二写位线507的数据写入反相存储节点QN5。当不进行写操作时，写入选择字线505被置高电平VDD，第一、第二写位线506、507均被拉到高电平VDD。
[0042]假定当前存储单元500中存储的数据为“1”，即存储节点Q5存储高电平“1”，反相存储节点QN5存储低电平“O”。
[0043]存储单元500在进行读操作时，读操作选择字线508被置高电平VDD。由于反相存储节点QN5为低电平“0”，这将使第二 PMOS管502打开，读操作选择字线508通过打开的第二 PMOS管502对第二读出位线510充电，而由于存储节点Q5为高电平“ 1”，第一 PMOS管501截止，读操作选择字线508不能对第一读出位线509充电，从而在第一、第二读出位线509、510间产生一个电压差，这个电压差被读出外围控制电路感应，从而读出数据。
[0044]存储单元500的读操作不会破坏存储单元500中存储的数据，是一种非破坏性的读，因而读操作之后不需要进行写回操作。当停止进行读操作时，读操作选择字线508被置低电平GND，第一、第二读出位线509、510都被拉到低电平GND。
[0045]存储单元500处于数据保持时，写入选择字线505为高电平VDD。第一写位线506为高电平VDD，由于存储节点Q5为高电平“1”，第三PMOS管503处于截止状态，没有亚阈值电流。第二写位线507为高电平VDD，由于反相存储节点QN5为低电平“0”，第四PMOS管504处于截止状态，有一个从第二写位线507到反相存储节点QN5的亚阈值电流。这个亚阈值电流会使反相存储节点QN5的电平逐渐升高，因此，存储单元500需要周期性的刷新，以防止存储单元500中的数据衰减到读不出来。[0046]为了使存储单元500的失效时间尽量长，应将第三、第四PMOS管503、504的宽长比尽量设计得比较小，以降低第一、第二 PMOS管503、504流入存储节点Q5和反相存储节点QN5的亚阈值电流。
[0047]存储单元500构成一个Dual Port伪静态存储单元，从功能上对存储的数据实现半锁定，相对于传统的Dual Port SRAM单元，晶体管数量减少50%。
[0048]实施例3
[0049]如图6所示，存储单元600包括4个PMOS管601-604，所有PMOS管的衬底都连接到电源电压VDD。
[0050]第一、第二PMOS管601、602为上拉管。第一PMOS管601的源极连接电源电压VDD，栅级连接反相存储节点QN6，漏极连接存储节点Q6。第二 PMOS管602的源极连接电源电压VDD，栅极连接存储节点Q6，漏极连接反相存储节点QN6。
[0051]第三、第四PMOS管603、604为访问管。第三PMOS管603的源极连接存储节点Q6，栅极连接访问选择字线605，漏极连接第一位线606。第四PMOS管604的源极连接反相存储节点QN6，栅极连接访问选择字线605，漏极连接第二位线607。
[0052]存储单元600在进行写操作时，访问选择字线605被置低电平GND，将第一位线606的数据写入存储节点Q6，将第二位线607的数据写入反相存储节点QN6。当停止写操作时，访问选择字线605被置高电平VDD，第一、第二位线606、607均被拉到低电平GND。
[0053]假定当前存储单元600中存储的数据为“1”，即存储节点Q6存储高电平“1”，反相存储节点QN6存储低电平“O”。
[0054]存储单元600在进行读操作时，访问选择字线605被置低电平GND，第一、第二位线606,607均为低电平GND，从而使第三、第四PMOS管603、604均导通。第一位线606和存储节点Q6之间通过第三PMOS管603进行电荷重新分配，第二位线607和反相存储节点QN6之间通过第四PMOS管604进行电荷重新分配。由于存储节点Q6和反相存储节点QN6本身存储的电平不同，导致电荷重新分配之后，在第一、第二位线606、607间产生电压差，这个电压差被读出外围控制电路感应，从而读出数据。
[0055]存储单元600的读操作由于需要在存储节点Q6和第一位线606之间以及反相存储节点QN6和第二位线607之间进行电荷的重新分配，会破坏存储单元600中存储的数据，是一种破坏性的读，因而读操作之后需要进行写回操作，将读出的数据写回到存储单元中。当停止进行读操作时，访问选择字线605被置高电平VDD，第一、第二位线606、607均被拉到低电平GND。
[0056]存储单元600处于数据保持时，由于反相存储节点QN6为低电平“0”，这将使第一PMOS管601 —直处于导通状态，从而使存储节点Q6的电平被锁定在电源电压VDD。由于存储节点Q6的电平被锁定在电源电压VDD，第二 PMOS管602的源极电平为高电平VDD，栅极电平为高电平VDD，漏极电平为低电平“0”，因此第二 PMOS管602处于截止状态，并产生一个从第二 PMOS管602的源极到漏极的亚阈值电流，这个亚阈值电流流出第二 PMOS管602的漏极，流向反相存储节点QN6。访问选择字线605被置高电平VDD，第二位线607为低电平GND，第四PMOS管604的源极电平为QN6的低电平“0”，栅极为高电平VDD，漏极为低电平GND，第四PMOS管604的亚阈值电流从反相存储节点QN6流出到第二位线607。由于偏置电压不同，第四PMOS管604从反相存储节点QN6流出的亚阈值电流要小于第二 PMOS管602流入反相存储节点QN6的亚阈值电流，这使得反相存储节点QN6的电平会逐渐升高。存储单元600需要周期性的刷新，以防止存储单元600中的数据衰减到读不出来。
[0057]为了使存储单元600的失效时间尽量长，应将第一、第二 PMOS管601、602的宽长比尽量设计得比较小，以降低第一、第二 PMOS管601、602流入存储节点Q6和反相存储节点QN6的亚阈值电流。
[0058]存储单元600构成一个伪静态存储单元，从功能上对存储的数据实现半锁定，相对于传统的SRAM单元，晶体管数量减少25%。
[0059]本发明的抗总剂量效应存储单元电路全部由PMOS管构成，可自动实现抗总剂量效应加固，具有较小的存储单元面积，可用于抗辐射航空航天及嵌入式存储器等领域。
[0060]本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种抗总剂量效应存储单元电路，其特征在于，全部由PMOS管构成。
2.如权利要求1所述的抗总剂量效应存储单元电路，其特征在于，包括:第一、第二PMOS 管(401、402)，第三、第四 PMOS 管(403、404)和第五、第六 PMOS 管(405、406);其中， 第一、第二 PMOS管(401、402)为上拉管，第一 PMOS管(401)的源极连接电源电压VDD，栅极连接反相存储节点(QN4)，漏极连接存储节点(Q4)，第二 PMOS管(402 )的源极连接电源电压VDD，栅极连接存储节点(Q4)，漏极连接反相存储节点(QN4); 第三、第四PMOS管(403、404)为读出访问管，第三PMOS管(403)的源极连接读操作选择字线(410)，栅极连接存储节点(Q4)，漏极连接第一读出位线(411)，第四PMOS管(404)的源极连接读操作选择字线(410)，栅极连接反相存储节点(QN4)，漏极连接第二读出位线(412)； 第五、第六PMOS管(405、406)为写入访问管，第五PMOS管(405)的源极连接存储节点(Q4)，栅极连接写入选择字线(407)，漏极连接第一写位线(408)，第六PMOS管(406)的源极连接反相存储节点(QN4)，栅极连接写入选择字线(407)，漏极连接第二写位线(409)。
3.如权利要求2所述的抗总剂量效应存储单元电路，其特征在于，所述第一、第二PMOS管(401、402)的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。
4.如权利要求1所述的抗总剂量效应存储单元电路，其特征在于，包括:第一、第二PMOS 管(501、502)和第三、第四 PMOS 管(503、504);其中， 第一、第二 PMOS管(501、502)为读出访问管，第一 PMOS管(501)的源极连接读操作选择字线(508)，栅极连接存储节点(Q5)，漏极连接第一读出位线(509)，第二 PMOS管(502)的源极连接读操作选择字线(508)，栅极连接反相存储节点(QN5)，漏极连接第二读出位线(510)； 第三、第四PMOS管(503、504)为写入访问管，第三PMOS管(503)的源极连接存储节点(Q5)，栅极连接写入选择字线(505)，漏极连接第一写位线(506)，第四PMOS管(504)的源极连接反相存储节点(QN5)，栅极连接写入选择字线(505)，漏极连接第二写位线(507)。
5.如权利要求4所述的抗总剂量效应存储单元电路，其特征在于，所述第三、第四PMOS管(503、504)的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。
6.如权利要求1所述的抗总剂量效应存储单元电路，其特征在于，包括:第一、第二PMOS 管(601、602)和第三、第四 PMOS 管(603、604);其中， 第一、第二 PMOS管(601、602)为上拉管，第一 PMOS管(601)的源极连接电源电压VDD，栅级连接反相存储节点(QN6 )，漏极连接存储节点(Q6 )，第二 PMOS管(602 )的源极连接电源电压VDD，栅极连接存储节点(Q6)，漏极连接反相存储节点(QN6)； 第三、第四PMOS管(603、604 )为访问管，第三PMOS管(603 )的源极连接存储节点(Q6 )，栅极连接访问选择字线(605)，漏极连接第一位线(606)，第四PMOS管(604)的源极连接反相存储节点(QN6 )，栅极连接访问选择字线(605 )，漏极连接第二位线(607 )。
7.如权利要求6所述的抗总剂量效应存储单元电路，其特征在于，所述第一、第二PMOS管(601、602)的宽长比越小，所述存储单元电路处于数据保持时的失效时间越长。
【文档编号】G11C11/413GK103489477SQ201310398912
【公开日】2014年1月1日 申请日期:2013年9月4日 优先权日:2013年9月4日
【发明者】桑红石, 王文, 张天序, 梁巢兵, 张静, 谢扬, 袁雅婧 申请人:华中科技大学